Устройство для умножения

СОЮЗ ССЮЕТСНИХддддддддддддддадРЕСПУБЛИК 69 ИИ 4(51) С 06 Г 7/52 СЕЗИДЕТЕПЬСТВ 97 ГОСУДАРСТЩННЫЙ КОМИТЕТ СССРдд ддддн дддддддзддд д ддддддддОПИСАНИЕ ИЗОБ(56) 1. Рабинер Л Гоулд БТеорияи применение цифровой обработки сигналов, И., "Мир", 1978, с. 568-596.2. Патент СНА Р 4041292,кл. С 06 Р 7/52, опублик, 1 7(54)(57) УСТРОЙСТВО ДЛЯ УМНОЖЕНИЯ,содержащее М -разрядный регистр множителя, М -разрядный регистр множимого, блок анализа множителя, блокформирования кратных множимого, трисумматора двухрядного кода первогоуровня, регистр двухрядного кода,параллельный сумматор, регистр результата, причем разрядные выходырегистра двухрядного кода соединеныс соответствующими весовыми входами параллельного сумматора, разрядные выходы которого соединены ссоответствующими весовыми входамирегистра результата, разрядные выходы регистра множимого соединены ссоответствунцими разрядными входамиблока Аормирования кратных множимого, о т л и ч а ю щ е е с я тем,что, с целью повышения быстродействия устройства, в него введены1 К/2 ь- 3 сумматоров двухрядногокода первого уровня (= 3, 4, 6,9, 13, ), сумматор двухрядногокода второго уровня, блок регистров,содержащий.111/+ 1 регистров разрядностью ( + 2 + 1) каждый, второй М -разрядный регистр множимого,причем блок формирования кратных мно.жимого содержитМ /2групп по два элемента И и (М - 1) элементов 2 ИИЛИ и 1 М/2групп по ( М + 1) полусумматоров, а блок анализа множителя содержит элемент И, первую и вторую группы по 1 8 /2 - 1элементов 2 И-ИЛИ, причем регистр множителя разделен наМ /2 + 1 групп разрядов, первая из которых содержит два младших разряда, а-я группа - три разряда ( = 2, 3,Н /2+1 ), причем старший разряд 1 -й группы регистра множителя (= 1, 2,Н/2 + 11) равен по значению младшему разряду ( 1 + 1)-й группы разрядов регистра множителя, выход старшего разряда первой группы регистра мно жителя соединен с первым входом элемента И блока анализа множителя, с первым, ( Ю+ 2) -м и ( М + 3) -м весовымн входами первого сумматора двухрядного кода первого уровня и с пер выми входами полусумматоров первой группы блока формирования кратных множимого, инверсный выход младшего разряда первой группы регистра множителя соединен с вторым входом элемента И блока анализа множителя, инверсный выход старшего разряда первой группы регистра множителя соединен с ( М + 4)-м весовым входом первого сумматора двухрядного кода первого, уровня, выход старшего раз" ряда ( 1 + 1)-й группы разрядов регистра множителя соединен с первым входом первого элемента И 1 -го элемента 2 И-ИЛИ первой группы блока анализа множителя, с первыми входамн.полусумматоров ( 1 + 1)-й группы блока формирования кратных множнмого и с (21 + 1)-м весовым входом 1 /6 -го сумматора двухрядного кола1134934 ФоЗгрГгр игрФУ УФЛЗЖЮФЯ 7ФВ рааржЭРиульщощы пожарно шеггаи коатнихнежином чцсгл д 03 ухряднан жди34934 11 первого уровня, инверсный выход стар шего разряда ( 1 + 1)-ф группы регистра множителя соединен с первым входом второго элемента Иго элемента 2 И-ИЛИ первой группы блока анализа множителя и с ( М+ 2+ 2)-м весовым входом ./ 1-го сумматора двухрядного кода первого, уровня, выход второго разряда ( 1 + 1)"й группы разрядов регистра множителя соединен с вторым входом второго элемента И 1 -го элемента 2 И-ИЛИ первой группы блока анализа множителя и с первым входом первого элемента И -го элемента 2 И-ИЛИ второй группы блока анализа множителя, инверсный выход второго разряда (1 + 1)-й группы регистра множителя соединен с вторым входам первого элемента И -го элемента 2 И-ИЛИ первой группы блока анализа множителя и с первым входом второго элемента И-го элемента 2 И-ИЛИ второй группы блока анализа множителя, выход младшего разряда (+ 1)-й группы регистра множителя соединен с третьим входом второго элемента И 1 -га элемента 2 И-ИЛИ первой группы блока анализа множителя и с вторым входом второгоэлемента И 1 -го элемента 2 И-ИЛИ второй группы блока анапиза множителя, инверсный выход младшего разряда (+ 1)-й группы регистра множителя соединен с третьим входом первого элемента И-го элемента 2 ИИЛИ первой группы блока анализа множителя и с вторым входом первого элемента И-го элемента 2 И-ИЛИ второй группы блока анализа множителя, первый вход первого элемента И каждой группы блока Аормиравания крат-, ных мнажимого соединен с М -м разрядом регистра мнажимаго, первый вход второго элемента И каждой группы блока Лормирования кратных множимого соединен с первым разрядом регистра множимого, первые входы первого элемента И и-го элемента 2 И-ИЛИ каждой группы блока Аармирования кратных мнажимого соединены ,с- (1 + 1)-м выходам регистра мнажимого ( = 1, 2, ,- 1), первый вход второго элемента И-го элемента 2 И-ИЛИ каждой группы блока Форйирования кратных множимого сое" динен с 1 -и выходом регистра множи. мого, прямой выход младшега разряда первой группы регистра множителя соединен с вторыми входами пеевых элементов И элементов 2 И-ИЛИ и второго элемента И первой группы блока формирования кратных мнажимаго, выход элемента И блока анализа множителя соединен с вторыми входами вторых элементов И элементов 2 И-ИЛИ и первого элемента И первой группы блока Формирования кратных множимого, выход-го элемента 2 И-ИЛИ первой группы блока анализа множителя соединен с вторыми входами вторык элементов И элементов 2 И-ИЛИ и первого элемента И (+ 1)-й группы блока Аормиравания кратных множимого, выход 1 -го элемента 2 И-ИЛИ вто" рой группы блока анализа множителя соединен с вторыми входами первых элементов И элементов 2 И-ИЛИ и второго элемента И (1 4 1)-й группы блока сюрмиравания кратных мнажимаго, выходы первого и второго элементовИ 1 -й группы которого соединены соответственно с вторыми входами (М + + 1)-го и первого палусумматорав-й группы блока дрормирования кратных множимага, выход-го элемента 2 И-ИЛИ 1 -й группы которого соединен с вторим входом ( 1 + 1)-го палусумматора-й группы блока Аармирования кратных мнажимого, выход -го полусумматора-й группы которого соединен с (21 +- 2)-м весовым входам 1/ -го сумматора двухрядного кода первого уровня ( = 1, 2. , М + 1), шика логической единицы устройства соединена с (9+ 21+ + 3)-ми весовыми входами 1 /1 -го сумматора двухрядного кода первого уровня, выходы суммы и переноса 8/21 сумматоров двухрядного кода первого уровня соединены с соатветст. вующими разрядными входами М/6 регистров суммы и переноса блока регистров первого уровня саатветствен,но, выходы разрядов регистра мнажимого соединены соответственно с разрядными входами второго регистрамножимога, выходы Д И /Ррегистровсуммы и переноса блока регистровпервого уровня соединены с соответствующими весовыми входами сумматора двухрядного кода второго уровня,-й выход второго регистра множимогосоединен соответственно с ( Ч + + г 1 - 1)-м весовым разрядом суммато-" ра двухрядного кода второго уровня (1 = 1 2М ), управляющие входы регистров соединены с входом синхронизации устройства.1 11349Изобретение относится к автомати-ке и вычислительной технике и предназначено для использования в быстродействующих цифровых ариФметическим устройствах для умножения нормалйзованных чисел.Известны устройства для умножения двоичных чисел, содержащие регистры множителя и множимого, блок формирования кратных множимого, О матрицу сумматоров, регистр результ.ата 11 .Наиболее близким по техническойсущности к предлагаемому является устройство для умножения, содержа щее регистры сомножителей и результата, .регистр суммы и переноса двухрядного кода, блок анализа семи разрядов множителя и три блока, содержащих по четыре кратных множимого 20 каждый, три сумматора двухрядного кода первого уровня, параллельный сумматор. Результат произведения получается путем последовательной обработки разрядов множителя, причем 25 за. один такт производится обработка только семи разрядов множителя. При этом семь разрядов множителя разбиваются на три группы по три разряда в каждой. По сигналам, обра- ЗОзующимся в результате анализа указанных триад, производится выборка соответствующих кратных множимого, которые суммируются на. сумматорах двухрядного кода. Результат суммирования поступает на регистр суммы и переноса двухрядного кода. Если обра. ботаны не все разряды множителя, то код с регистра двухрядного кода поступает в качестве слагаемого на вход 40 одного из сумматоров двухрядного кода. В противном случае коды суммы и переноса с регистра двухрядного кода подаются на параллельный сумматор, На выходе которого образуется резуль 45 тат произведения, который подается в регистр результата 2 .Однако устройство обладает невысоким быстродействием из-за последовательной обработки разрядов множителя.Целью изобретения является повышение быстродействия. Поставленная цель достигается тем, что в устройство для умножения, содержащее 1 -разрядный регистр мно жителя, М -разрядный регистр множимого, блок анализа множителя, блок Формирования кратных множимого, три 34сумматора двухрядного кода первого уровня, регистр двухрядного кода, параллельный сумматор, регистр результата, причем разрядные выходы регистра двухрядного кода соединены с соответствующими весовыми входами параллельного сумматора, разрядные выходы которого соединены с соответствующими весовыми входами регистра результата, разрядные выходы регистра множимого соединены с соответствующими разрядными входами блока формирования кратных множимого, введены М/22- 3 сумматоров двухрядного кода первого уровня ( 1 = 3, 4, 6, 9, 13. ,), сумматор двухрядного кода второго уровня, блок регистров, содержащий Н /1+ 1 регистров разрядностью (М + 2 8 + 1) каждый, второй М -разрядный регистр множимого, причем блок формирования кратных множимого содержитй /2групп по два элемента И и ( М - 1) элементов 2 И-ИЛИ и 1 8 /2групп по (М + 1) полусумматоров, а блок анализа множителя содержит элемент И, первую и вторую группы по 1 /2 - 1 элементов 2 И-ИЛИ, причем регистр множителя разделен на1 (2 + 1 групп разрядов, первая из которых содержит два младших разряда, а-я группа - три разряда. (= 2, 3.М /2 + + 11), причем старший разряд 1 -й группы регистра множителя (= 1, 2,В/2 + 11) равен по значению младшему разряду (+ 1)-й группы разрядов регистра множителя, выход старшего разряда первой группы регистра множителя соединен с первым входом элемента И блока анализа множителя, с первым, (М+ 2)-м и (М+ 3)-м весовыми входами первого сумматорадвухрядного кода первого уровня и с первыми входами полусумматоров пер-, вой группы блока формирования кратных множимого, инверсный выход младшего разряда первой группы регистра множителя соединен с вторым входом элемента И блока анализа множителя, инверсный выход старшего разряда первой группы регистра множителя соединен с (М+ 4)-м весовым входом первого сумматора двухрядного кода первого уровня, выход старшего разряда ( ( + 1)-й группы разрядов регистра множителя соединен с первым входом первого элемента И 1 -го элемента 2 И-ИЛИ первой группы блока анализа множителя, с первыми входами полу3 11 сумматоров ( + 1)-й группы блока Формирования кратных множимого и с (2+ 1)-м весовым входом 1/К 1 -го сумматора двухрядного кода первого уровня, инверсный выход старшего разряда (+ 1)-й группы регистра множителя соединен с первым входом второго элемента И-го элемента 2 И-ИЛИ первой группы блока анализа множителя и с ( М + 22)-м весовйм входом 1 /-го сумматора двухрядного кода первого уровня, выход второго разряда ( + 1)-й группы разрядов регистра множителя соединен с вторым входом второго элемента И-го элемента 2 И-ИЛИ первой группы блока анализа множителя и с первым входом первого элемента И -го элемента 2 И-ИЛИ второй группы блока анализа множителя, инверсный выход второго разряда ( + 1)-й груп пы регистра множителя соединен с вторым входом первого элемента И-го элемента 2 И-ИЛИ первой группы блока анализа множителя и с первым входом второго элемента И-го элемента 2 И-ИЛИ второй группы блока анализа множителя, выход младшего разряда (+ 1)-й группы регистра множителя соединен с третьим входомФвторого элемента И-го элемента 2 И-ИЛИ первой группы блока анализа множителя и с вторым входом второго элемента И-го элемента 2 И-ИЛИ вто" рой группы блока анализа множителя, инверсный выход младшего разряда ( + 1)-й группы регистра множителя соединен с третьим входом первого. элемента И-го элемента 2 И-ИЛИ пер" вой группы блока анализа множителя и с вторым входом первого элемента И-го элемента 2 И-ИЛИ второй группы блока анализа множителя, первый вход первого элемента И каждой группы блока Формирования кратных множимого соединен с 9 -м разрядом регистра множимого, первый вход .второ. го элемента И каждой группы блока Формирования кратных множимого соединен с первым разрядом регистра множимого, первые входы первого элемента И и-го элемента 2 И-ИЛИ каждой группы блока Формирования кратных множимого соединен с (1 Г + 1)-м выходом регистра множимого ( = 1, 2, , М - 1), первый вход второго элемента И К -го элемента 2 И-ИЛИ каж дой группы блока Формирования кратных множимого соединен с к-м выхо 34934 дом .регистра множимого, прямой выход младшего разряда первой группырегистра множителя соединен с вто 3рыми входами первых элементов И элементов 2 К-ИЛИ и второго элемента Ипервой группы блока формирования кратных множимого, выход элемента Иблока анализа множителя соединен свторыми входами вторых элементов Иэлементов 2 И-ИЛИ и первого элементаИ первой группы блока Формированиякратных множимого, выход-го элемента 2 И-ИЛИ первой. группы блокаанализа множителя соединен с вторыми входами вторых элементов И элеО 15 ментов 2 И-ИЛИ и первого элемента И соответствующими разрядными входами 18/Срегистров суммы и переноса бло . ка регистров первого уровня соответственно, выходы разрядов регистра множииого соединены соответственно с разрядными входами второго регистра множимого, выходы 1 1/регистров суммы и переноса блока регистров первого уровня соединены с соответствующими весовыми входами сумматора двухрядного кода второго уровня,-й выход второго регистра множимого соединен соответственно с ( 9 + Ч - 1)-м весовым разрядом сум 45 50 55(+ 1)-й группы блока формирования кратных множимого, выход-го элемента 2 И-ИЛИ второй группы блока анализа множителя соединен с вторыми входами первых элементов И элементов 2 И-ИЛИ и второго элемента И ( +1)-Р группы блока Формирования кратных множимого, выходы первого и второго 25 элементов И-й группы которогосоединены соответственно с вторыми входами ( М + 1)-го и первого полу- сумматоров-й группы блока Формирования кратных множимого, выход130-го элемента 2 И-ИЛИ-й группы которого соединен с вторым входом ( К + 1)-го полусумматора-й группы блока Формирования кратных множимого, выход-го полусумматора-й 35группы которого соединен с (2 + р + 0 - 2)-м весовым входом 1 / -го сумматора двухрядного кода первого уровня (= 1, 2, , М + 1), шина логической единицы устройства соединена с (М+ 2 + 3)-ми весовыми входами/с -го сумматора двухрядного кода первого уровня, выходы сумьы и переноса Н/23сумматоров двухрядного кода первого уровня соединены сматора двухрядного кода второго уров ня ) = 1 2, , М ), управляющие входы регистров соединены с входом синхронизации устройства.На Фиг. 1 представлена структурная схема устройства для умножения, на Фиг. 2 - схема блока анализа разрядов множителя; на фиг. 3 - схема блока формирования кратных мно-жимого; на фиг. 4 - группы разрядов множителя, анализируемые в блоке анализа разрядов множителя, на Фиг. 5 - получение результата умножения,путем суммирования 24 кратных множимогополученньж из анализа разрядов 48-разрядного множителя и числа, равного значению самого множимого, на фиг. 6 - первый сумматор двухрядного кода первого уровня; на . Фиг. 7 - результаты суммирования на сумматорах двухрядного кода первого уровня и значения регистра множимого.Устройство содержит регистр 1 множителя, регистр 2 множимого, блок 3 анализа разрядов множителя, блок 4 Формирования кратных множимого, блок 5 сумматоров двухрядного кода первого уровня, в который входят три сумматора двухрядного кода, блок 6 регистров (первого уровня), сумматор 7 двухрядного кода второго уровня, два регистра второго уровня составляют регистр двухрядного кода 8, параллельный сумматор 9, регистр 10 результата. 10 15 30 35 В случае нормализованного значения множителя старший его разряд равен единице. При этом сигнал ПП 24 равен единице, что позволяет исклю чить группу полусумматоров для последнего кратного множимого, заменив их инверторами Блок 3 анализа разрядов множителя содержит элемент И 3-1, первую группу элементов 2 И-ИЛИ 3-2 и 3-3 и вторую группу элементов 2 И-ИЛИ 3- 4 и 3-5, Формирующие управляющие40 сигналы СД и НСД, В случае нормализованного значения множителя старший разряд равен единице и элемент 2 ИИЛИ 3-3 вырождается в двухвходовой45 элемент И.Блок 4 Формирования кратных множимого содержит группы элементовИ 4-1 - 4-6, элементов 2 И-ИЛИ 4-7 - 4-12 и группы полусумматоров 4-13 - 4-16, 4-17, 4-20, 4-21, 4-24. Деление множителя на группы производится следующим образом: первая группа состоит из двух младших разрядов, остальные группы состоят из трех разрядов, причем младший разряд последующей группы разрядов множителя совпадает со старшим разрядом предыпущей группы. Если в старшей группе разрядов множителя получается меньше трех разрядов, то значения недостающих до трех разрядов приравниваются к нулю. Если разряды множителя пронумеровать с 1-го по 48-й, то логичес кие Функции управляющих сигналов НСД, СД и ПП имеют вид:НСД 1 = 48 рСД 1 = 47 р 48 рПП 1 = 47 рНСД 2 = 4 бр 47 р + 4 бр 47 рСД 2 = 45 р 4 бр 47 р + 45 р 46 р47 рПП 2 = 45 рНСД 24 = 7.р ЗР + 2 р ЗрСД 24 = 1 р 2 р Зр + 1 р 2 рЗр ПП 24 = 1 рНеобходимо отметить, что для слу. чая нечетного количества разрядов в множителе множимое, как дополнительное слагаемое, не учитывается. Перед старшимн разрядами первого кратного множимого формируются . три дополнительных разряда, роль которых выполняет код наличия сигнала прямой передачи (без сдвига) кратного множимого ПП 1 (старший разряд равен ПП 1, средний и младший равны ПП 1). В случае прямой передачи кратного множимого ПП 1 = 1. Остальные кратные множимого имеют но два дополнительных разряда (старший представляет собой "1", а младший сигнал равен ПП; где 1 = 2, 3,й/2). К младшему разряду каждого кратного множимого при суммировании прибавляется сигнал ПП;, где= 1, 2, М/2 выполняющий роль единицы при об. разовании дополнительного кода. Общее количество суммируемых кратных множимого, равное й /2 разбивается на группы послагаемых, где ь равно 3, 4, 6, 9, 13, , т.е.максимальное количество,слагаемьж которые можно просуммировать на 1, 2, Э, 4, 5 и т.д. слоях одноразрядных трехвходовых сумматоров соответст1.11001111110 0000000000000 венно, из которых состоят сумматоры двухрядного кода первого уровня.В конкретном случае для М = 48 1 выбрано равным шести.Сумматор 5 первого уровня состоит 5 из трехвходовых одноразрядных сумматоров, на входы которых подаются соответствующие весовые разряды шести кратных множимого и код ПП,. Для упрощения схемы сумматора двухряд О ного кода первого уровня сигнал ППЗ запоминает на отдельном триггере или на дополнительном разряде .регист. ра переноса или суммы, которые суммируются далее на сумматоре двухряд його кода второго уровня.Устройство позволяет реализовать конвейерный способ умножения путем подачи соответствующей серии синхроимпульсов и новых сомножителей. 20Работа устройства при перемножении 48-разрядных кодов множимого и множителя, равных О, 1100000, происходит следующим образом.По первому тактовому импульсу, 25 поступающему из блока синхронизации ЦВИ, разряды множителя записываются в регистр 1 множителя, а разряды множимого - в регистр 2 множимого.1101100О О1100 001100 000 Так как сигналы НСД 24 и ПП 24 рав ны единице, то 24-е кратное множимо- о го Формируется путем передачи кода множимого без сдвига через элементы И и логические узлы И-ИЛИ 4-5, 4-6,4-1 1, 4-12 и преобразования его в обратный код на полусумматорах 4-2 - 4-24 Блок анализа разрядов множителя Формирует для каждого кратного три управляющих сигнала НСД, СД и ПП. При коде множителя 110000 сигналы НСД 1- НСД 23, СД - СД 23, ПП 1 ПП 23 имеют нулевое значение.В результате на выходах элементов И и логических узлов И-ИЛИ для крат ных множимого (с 1-го по 23-й) Фор-, мируется нулевой код, который по сигналу ПП 1 - ПП 23 беэ сдвига передается через нолусумматор, соответствующий кратным множимому с чисел с 1-го по 23-й. Таким образом, с учетом знаковых разрядов на 1-й сумматор 1-го уровня поступают следующие слагаемые:10000001100000110000011000001100 ,0001100000 На 2-й и 3-й сумматоры двухрядного кода 1-го уровня поступают следующие слагаемые:100 000О000000ООО0 На 4-й сумматор двухрядного кода 1-го уровня при этом поступает единичный сигнал с целью преобразования обратного кода 24-го кратного мно. жимого в дополнительный.В результате на 4-й сумматор двухрядного кода 1-го уровня поступят следующие слагаемые:1134934 О 1111111110 0000000001011100,01100;.01110011111110 0011000 О О О, 100100 0 По второму тактовому импульсусинхронизации результаты сложе -иия на сумматорах 1 - го уровня.в двухрядном коде , а такжезначение множимого запоминаютсяна регистрах сумматоров- гоуровня. Результат суммирования в двухрядном коде по 3-му тактовому импульсу синхронизации записывается в регистры сумматора с сохранением переносов 2-го уровня. Далее на параллельном сумматоре формируется окончатель ный результат суммирования и по 4-му тактовому импульсу синхронизации записывается в регистр 10 результата (Фиг. 1). В результате одновременной параллельной обработки разрядов множителя и возможности организации конвейерной обработки устройство обесЛалее результаты сумматоров двухрядного кода первого уровня и код множимого подаются на соответствующие весовые входы сумматора двухрядного кода второго уровня (фиг. 8).После сложения кодов имеем следующий результат: печивает более высокую производитель-ность по сравнению с прототипом.Вазовым объектом для изобретения щ является арифметическое устройствомногопроцессорного вычислительногокомплекса "Эльбрус". Умножение 32%разрядных чисел в конвейерном режиме осуществляется здесь со скоростьюодной пары операндов за три такта.В данном устройстве 48-разрядныеоперанды обрабатываются в конвейерном режиме со скоростью одной пары .операндов за один такт, т.е. в трираза быстрее при одинаковых затратахоборудования.