Устройство для деления чисел

(19) 111) СОЮЗ СОВЕТСНИХСОЦИАЛИСТИЧЕСНИХРЕСПУБЛИК ОПИСАНИЕ ИЗОБРЕТЕНИЯ/К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ ГОСУДАРСТВЕННЫЙ НОМИТЕТ СССРПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЫТИй(71) Минский радиотехнический институт(54)(57) уСРОЙС 1 В 0 ДЛЯ ДЕЛЕПИЯ ЧИСЕЛ, содержащее регистры делимого и делителя, регистр частного и сумматор-вычитатель, первый и второй информационные входы которого подключены к выходам регистров делимого и делителя соответственно, управ - ляющие входы сумматора-вычитателя подключены к выходам знаковых разрядов регистров делимого и делителя, входы приема информации регистров делимого и делителя и вход приема и сдвига информации регистра частного подключены к управляющему входу устройства, о т л и ч а ю щ е ес я тем, что, с целью повышения быстродействия, оно дополнительно содержит сумматоры, вычитатели, коммутатор и узел образования частного, причем первые информационные входы первого сумматора и первого вычитателя соединены с информационным , выходом сумматора-вычитателя, первые информационные входы второго сумматора и второго вычитателя соедИнены с информационным выходом первого сумматора, первые информационные входы третьего сумматора и третьего вычитателя соединены синформационным выходом первого вычитателя, вторые информационныевходы сумматоров и вычитателей соединены с выходом регистра делителя,информационные выходы второго итретьего сумматоров и второго итретьего вычитателей соответственносоединены с информационными входамикоммутатора, выход которого подключен к информационному входу регистра делимого, при этом узел образования частного содержит элементы неравнозначности, И и ИЛИ, причем выход знакового разряда регистра делителя подключен к первым входам спервого по седьмой элементов неравнозначности, выходы знаковых разрядов сумматора-вычитателя, первого,второго и третьего сумматоров, первого, второго и третьего вычитателей подключены к вторым входамс первого по седьмой элементовнеравнозначности соответственно,прямой выход первого элемента неравнозначности подключен к первым входам первого и второго элементов И,прямой выход второго элемента неравнозначности - к второму входупервого элемента И, прямой выходпятого элемента неравнозначности -к первому входу третьего элемента И,второй вход которого подключен кпервому входу четвертого элемента Ии к инверсному выходу второго элемента неравнозначности, инверсные выходы второго и пятого элементов неравнозначности подключены к вторымвходам второго и четвертого элементов И соответственно, выходы с первого по четвертый элементов И под1119006 25 ключены к управляющим входам комму"татора и к первым входам с пятогопо восьмой элементов И соответственно, выходы которых подключены к входампервого элемента ИЛИ соответственно,выход которого подключен к входу первого младшего разряда регистрачастного, вход второго младшегоразряда которого подключен к выходувторого элемента ИЛИ, входы котоИзобретение относится к вычислительной технике и может быть использовано для быстрого деления двоичных чисел в дополнительном коде.Известно устройство для деления двоичных чисел, формирующее в каждом цикле 1 цифр частного (% = 2, 3, 4, 5, ).и содержащее регистры делимого и делителя, регистр частного с цепью сдвига, блок умножения, вычитатель, шифратор предсказания % цифр частного, регистра адреса, блок памяти, регистры верхнего и нижнего значений % цифр частного, группы элементов И, причем входы шифратора предсказания 1 цифр частного соединениы с выходами % старших разрядов регистров делимого и делителя (.11.Недостатками известного устройства являются невозможность деления чисел в дополнительном коде и низкое быстродействие, вызванное боль-. шой длительностью цикла формирования 1 цифр частного ( к цифр частного в известном устройстве формируется по многотактному принципу: минимальное число тактов в цикле равно двум, максимальное - (М + 1),Наиболее близким по технической сущности к изобретению является устройство для деления чисел, содержащее регистры делимого, делителя и частного, сумматор-вычитатель, причем первый и второй информационийе входы сумматора-вычитателя подключены к выходам регистров делимого и делителя соответственно, а его информационный выход подключен к входу регистра делимого, управляюрого подключены к выходам второгои четвертого элементов И соответственно, вторые входы с пятого повосьмой элементов И подключены кинверсным выходам третьего, шестого,четвертого и седьмого элементовнеравнозначности соответственно,инверсный выход первого элемента нерав 3нозначности подключен к входу третьегомладшего разряда регистра частного,2щие входы сумматора-вычитателя подключены к выходам знаковых разрядов регистров делимого и делителя, входы приема информации регистров делимого и делителя и вход приема и сдвига информации регистра частного подключены к управляющему входу устройства, информационный вход младшего разряда регистра частного подключен к выходу узла анализа сочетания знаков Г 23.Недостаток известного устройства заключается в низком быстродействии, вызванном в первую очередь невозможностью формирования в пикле нескольких двоичных цифр частного.Цель изобретения - повышение быстродействия устройства для деления чисел за счет одновременного формирования в цикле нескольких двоичных цифр частного.Поставленная цель достигается тем, что в устройство для деления чисел, содержащее регистры делимого и делителя, регистр частного и сумматор-вычитатель, первый и второй ичформационные входы которого подключены к выходам регистров делимого и делителя соответственно, управляющие входы сумматора-вычитателя подключены к выходам знаковых разрядов регистров делимого и делителя, входы приема информации регистров делимого и делителя и вход приема и сдвига информации регистра частного подключены к управляющему входу устройства, введены сумматоры, вычитатели, коммутатор и узел образования частного, причем первые информационные входы первого суммато.5 1 О 15 20 ра и первого вычитателя соединеныс.информационным выходом сумматоравычитателя, первые информационные входы второго сумматора и второго вычитателя соединены с информационным выходом первого сумматора, первые информационные входы третьего сумматора и третьего вычитателя соединены с информационным выходом первого вычитателя, вторые информационные входы сумматоров и вычитателей соединены с выходом регистра делителя, информационные выходы второго и третьегосумматоров и второго и третьеговычитателей соответственно соединены с информационными входами коммутатора, выход которого подключенк информационному входу регистраделимого, при этом узел образованиячастного содержит элементы неравнозначности, И и ИЛИ, причем выход знакового разряда регистра делителя подключены к первым входамс первого по седьмой элементовнеравнозначности, выходы знаковыхразрядов сумматора-вычитателя, первого, второго и третьего сумматоров,первого, второго и третьего вычитателей подключены к вторым входамс первого по седьмой элементовнеравнозначности соответственно,прямой выход первого элемента неравнозначности подключен к первымвходам первого и второго элементовИ, прямой выход второго элементанеравнозначности - к второму входупервого элемента И, прямой выходпятого элемента неравнозначности -к первому входу третьего элементаИ, второй вход которого подключенк первому входу четвертого элемента И и к инверсному выходу первогоэлемента неравнозначности, инверсные выходы второго и пятого элементов неравнозначности подключены квторым входам второго и четвертогоэлементов И соответственно, выходыс первого по четвертый элементов Иподключены к управляющим входам коммутатора и к первым входам с пятого по восьмой элементов И соответственно, выходы которых подключенык входам первого элемента ИЛИ соответственно, выход которого подключен к входу первого младшего разряда регистра частного, вход второго младшего разряда которого под 25 30 35 40 45 50 55 ключен к выходу второго элемента ИЛИ, входы которого подключены к выходам второго и четвертого элементов И соответственно, вторые входы с пятого по восьмой элементов И подключены к инверсным выходам третьего, шестого, четвертого и седьмого элементов неравнозначности со" ответственно инверсный выход первого элемента неравнозначности подключен к входу третьего младшего разряда регистра частного.На фиг. 1 приведена структурная схема устройства для деления чисел (рассматривается случай, когда число одновременно формируемых в цикле цифр частного равно трем); на фиг, 2 - функциональная схема узла образования частного, на фиг. 3 функциональная схема -го разряда коммутатора. Устройство для деления чисел содержит (фиг, 1) регистры 1, 2, 3 соответственно делимого, делителя и частного, сумматор-вычитатель 4, первый, второй и третий сумматоры 5, 6 и 7, первый, второй и третий вычитатели 8, 9 и 10, коммутатор 11, узел 12 образования частного, управляющий вход 13. Первый и второй информационные входы сумматоравычитателя 4 подключены к выходам регистров 1 и 2 делимого и делителя соответственно, а его информационный выход соединен с первыми информационными входами первого сумматора 5 и первого вычитателя 8, первые информационные входы второго сумматора 6 и второго вычитателя 9 соеди" нены с информационным выходом первого сумматора 5, первые информационные входы третьего сумматора 7 и третьего вычитателя 10 соединены с информационным выходом первого вычитателя 8, вторые информационные входы сумматоров 5-7 и вычитателей 8-10 соединены с выходом регистра 2 делителя, информационные выходы второго и третьего сумматоров 6 и 7 и второго и третьего вычитателей 9 и 10 соединены с информационными входами коммутатора 11 соответственно, выход которого подключен к информационному входу регистра делимого, управляющие входы сумматора-вычитателя 4 подключены к выходам 14 и 15 знаковых разрядов регистров 1 и 2 делимого и делите 1119006ля соответственно, выходы 15, 16,17, 18, 19, 20, 21 и 22 знаковыхразрядов соответственно регистра 2,сумматора-вычитателя 4, сумматора 5,вычитателя 8, сумматора 6, вычитателя 9, сумматора 7 и вычитателя 10подключены к информационным входамузла 12 образования частного, пер"вая группа выходов которого подключена к управляющим входам коммутатора 11, а вторая группа выходов подключена к входам трех младших разрядов регистра 3, частного, входыприема информации регистров 1 и 2делимого и делителя и вход приема и сдвига информации регистра 3частного соединены с управляющимвходом 13 устройства.Узел 12 образования частногосодержит (фиг. 2) семь элементовнеравнозначности 23, восемь элементов И 24 и два элемента ИЛИ 25.Один разряд коммутатора 11 содержит (фиг. 3) четыре элемента И26 и один элемент ИЛИ 27,В устройстве регистры 1-3 могутбыть построены на двухтактных синхронных 0-триггерах. Предполагает-ся, что сумматоры 5-7 и вычитатели8-10, а также сумматор-вычитатель4 комбинационного типа со сквознымлибо ускоренным образованием разрядных переносов (заемов), причемпервые входы вычитателей 8-10 естьвходы уменьшаемого, а их вторыевходы являются входами вычитаемого.В зависимости от значения знаковыхразрядов регистров 1 и 2 делимогои делителя сумматор-вычитатель 4настраивается через свои управляющие входы на суммирование либо вы"читание чисел. Если значения знаковых разрядов регистров 1 и 2 совпадают, то сумматор-вычитатель 4работает как вычитатель, в противном случае он выполняет функциюсумматора. Функции вычитателей вустройстве могут выполнить и сумматоры, если на их вторые входы подавать вместо прямых инверсные значения разрядов регистра 2 делителяи в качестве входных переносовиспольэовать сигнал логическойединицы, Сумматор-вычитатель 4 можно заменить в этом случае сумматором с управляемым вторым входом.На этот вход, в зависимости от значения сигналов на управляющихвходах сумматора, будут поступать либо прямые, либо инверсные значения разрядов регистра 2 делителя(в последнем случае в качестве вход"ного переноса сумматора должен исполь зоваться сигнал логической единицы.Следует особо отметить, что сцелью обеспечения максимально возможного быстродействия устройствав нем необходимо использовать сумматоры с ускоренным образованиемразрядных переносов. Однако во многих случаях этого же быстродействияможно достичь при существенно меньших аппаратурных затратах, если в 15 устройстве использовать сумматорыбез распространения переносов (сумматоры с сохранением переносов),организовав ускоренное Формирование переносов только в их знаковые 20 разряды. Структура устройства приэтом не изменяется, если предполагать, что на информационном выходе каждого сумматора результат формируется в двухрядном коде (т,е.25 в виде двух чисел), а регистр делимого имеет такую разрядность, чтообеспечивает хранение промежуточныхостатков в двухрядном коде.Узел 12 образования частного выЗо полняет две функции: во-первых, формирует сигналы У, .У У 5 и У,офуправляющие работой коммутатора 11,во-вторых, образует три двоичные цифры частного 2 , У , 2 в соответствии с алгоритмом деления без восстановления остатков ( 2 - старшая и32 - младшая двоичная цифра из трехформируемых в цикле цифр). Формирование сигналов, управляющих работой 40 коммутатора 11, а также образованиецифр частного может осуществлятьсяв узле 12 в соответствии со следующими логическими выражениями50(Х 0+1(,) ,К,ОХ 1, Здесь, например, черезобозначен управляющий сигнал, под действием которого коммутатор 11 осуществляет выборку результата, сформиро45 50 55 ванного на выходе сумматора с порядковым номерм 7 (Фиг, 1), Х обозначает логическую переменную, соответствующую значению знакового разряда на выходе 15 регистра 2 делителя( Х, = 1, если делитель отрицательный, в противном случа еХ, = 0).На фиг. 2 изображена функциональная схема узла 12 образования частного, работающая в соответствии с приведенными логическими выражениями. Разумеется, что эта схема может быть определенным образомпреобразована для обеспечения ее более высокого быстродействия.С помощью коммутатора 11 осуществляется выборка в качестве очередного остатка либо значения суммы Б одного из сумматоров б, 7, либо значения разностиодного из вычитателей 9, 10. Управление этой выборкой производится под действием соответствующих сигналов У, У , Узпоступающих на управляющие входы коммутатора 11 с выходов первой группы узла 12 образования частного. Функциональная схема .-го разряда коммутатора 11 показана на фиг. 3, где, например, Кз обозначает значение разности на выходе х-го разряда вычитателя с порядковым номером 9 на Фиг. 1. Если в устройстве используются сумматоры без распространения переносов (т,е, Формирующие на своих информационных выходах результат в двухрядном коде), то -й разряд коммутатора 11 должен включать две такие схемы. Устройство для деления чисел работает следующим образом.В исходном состоянии в регистре 1 делимого хранится а-разрядный дополнительный код делимого В , в регистре 2 делителя - и-разрядный дополнительный код делителя 8, регистр 3 частного обнулен (предполагается, что делимое и делитель - правильные нормализованные двоичные дроби) . Сразу же после загрузки делимого и делителя в регистры 1 и 2 сумматор-вычитатель 4 настраивается по своим управляющим входам либо на суммирование (если знаки делимого и делителя не совпадают), либо на вычитание (если знаки делимого и делителя совпадают), после чего сумматор-вычитатель 4, сумма 5 О 15 20 25 30 35 40 торы 5-7 и вычитатели 8-10 начинают работать практически одновременно(эдесь предполагается, что в сумматорах и вычитателях цеи переносаи заема построены по сквозному принципу). С их помощью на выходах сумматоров 6 и 7 и вычитателей 9 и 1 ОФормируются результаты при всехвозможных путях развития вычислительного процесса определения трехнаиболее старших двоичных цифр частного по алгоритму деления без восстановления остатков. Очевидно, что водном цикле определения трех двоичных цифр частного только один изэтих четырех результатов может бытьправильным. Выбор правильного результата осуществляется с помощьюуправляющих сигналов Ч , У 1, у иЧ 1 ОПо истечении времени, равногопримерно времени суммирования двухп-разрядных двоичных чисел от момента загрузки делимого и делителяв регистры 1 и 2, коммутатор 11выбирает в качестве первого остаткарезультат либо одного из сумматоров 6, 7, либо одного из вычитателей 9, 10, который далее с разрешения сигнала на управляющем входе13 устройства записывается в регистр1 делимого со сдвигом на один двоичный разряд влево, Здесь важноотметить, что при записи в регистр1 очередного остатка со сдвигом еговлево на один двоичный разряд возможно искажение знака остатка. Поэтому необходимо предусмотреть в регистре 1 делимого дополнительный(и + 1)-й разряд для хранения знака остатка, полученного в очередномцикле деления. Одновременно с Формированием и записью первого остатка в регистр 1 делимого в узле 12 образуются три наиболее старшие двоичные цифры частного в соответствии с приведенными ранее соотношениями, значения которых записываются соответствующим образом втри младших двоичных разряда регистра 3 частного, после чего в нем осуществляется однотактный сдвиг информации на три двоичных разряда в сторону его старших разрядов. На этом цикл определения трех наиболее старших двоичных цифр частного заканчивается. Определение других цифр частного осущестВляется аналогичным образом. После выполне0001 зуются две ичных цифр личением ч Айалогично може устройство для дел сел, в каждом цикл быть разработан ия двоичных чикоторого обра 9 11 ния и/Э циклов в регистре 3 частного будет сформировано и-разрядное двоичное частное. Очевидно, что для получения более точного значения частного число циклов должно быть определенным образом увеличено. Знак частного может быть сформирован путем сложения по модулю два знаковых разрядов делимого и делителя или же может быть получен автоматически в процессе деления, если ,заранее известно, что условие 1 А 1 В( всегда выполняется.П р и м е р . Пусть и = 6, условие 1411 Ы всегда выполняется, делимое Я -0,10011, делитель 8-О, 11001, Делимое и делитель в регистрах 1 и 2 устройства представлены в дополнительном коде следующим образом; А = 1,01101 и 8, = 1,00111. Производя деление этихчисел по методу без восстановленияостатков, получаем частное С =0,11000.5 Ниже приведен пространственночисловой пример деления этих же чисел в предлагаемом устройстве, Внем вычисления расположены подобно 10 тому, как размещены сумматор-вычитатель 4, сумматоры 5-7 и вычитатели 8-10 на фиг. 1, Правильный путьразвития вычислительного процессаопределения в цикле трех двоичных 15 цифр частного отмечен двойнымилиниями, а знаком 0 обозначен дополнительный разряд регистра 1 делимого для хранения знака остатка.Первый цикл определения цифр 20 частного (О, 1, 1) и больше чем три дво-: астного. Однако с увеа К одновременно обра11 11 зуемых в цикле двоичных цифр частного резко возрастает объем используемого в устройстве оборудования. Так, например, уже при Ь = 5 в устройстве необходимо использовать пятнадцать сумматоров, пятнадцать вычитателей и один сумматор-вычитатель, Кроме того, несколько усложняются коммутатор и узел образования частного. Поэтому в настоя" щее время представляют практический интерес устройства для деления образующие в одном цикле по предложенному принципу не более шести двоичных цифр частного.Таким образом, предлагаемое устройство действует быстрее примерно в % раз ( 1 = 2, 3, 4, 5, б, ), чем устройство-прототип. Это достигается тем, что в каждом цикле его работы образуется несколько двоичных цифр частного, в то время как в известном устройстве только одна двоичная цифра частного, Длительность же цикла работы предлагаемого устройства 19006примерно такая же, как и у известного устройства, так как в немсумматор-вычитатель, все сумматорыи вычитатели начинают работать практически одновременно. Сказанноесправедливо только тогда, когда визвестном и предлагаемом устройствах используются сумматоры и вычитатели с неускоренными .(например, 1 О сквозными) переносом и заемом. Втех же случаях, когда в известноми предлагаемом устройствах используются сумматоры и вычитатели с ускоренным образованием разрядных пе реносов и заемов, выигрьпп будет несколько меньшим, Однако при достаточно большой разрядности обрабатываемой информации процессы образования разрядных переносов и заемов 20 во всех сумматорах и вычитателяхпредлагаемого устройства существенно перекрываются, а следовательно, оно и в этом случае имеетзначительно более высокое быстро действие, чем устройство прототип.1119006 Составитель А. Шостакедактор М. Циткина Техред Л,Мартяшова Корректор А. Тяс дписное Патент", г. Ужгород, ул. Проектная 7454/36 Тираж 69ВНИИПИ Государственногопо делам изобретений и3035, Москва, Ж, Раушс митета СССткрытийая наб., д