Устройство для умножения с накоплением

,1108087 и Д 7 52 ИСАЙИ ОБР ВИДЕТЕПЬСТВ ТОРСК ОЧернийтис,насТрудорно-ф ого зич 8 (проГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИ(71) Московский орденавКрасного ЗнамЕни инжене и еский институт(54)(57) УСТРОЙСТВО ДЛЯ УМНОЖЕНИЯС НАКОПЛЕНИЕМ, содержащее матрицу умножения, состоящую из М строк по Бузлов в каждой, причем узлы матрицы содержат дэухвходовый элемент И,(Н) первых узлов (М) последнихстрок матрицы содержат одноразрядные сумматоры, блок сумматоров, состоящий из (й) одноразрядных сумматоров, М -разрядный сумматор с последовательным переносом, (К+),+М) -разрядный коммутатор, (М+(,+М)-разрядный накопительный регистр, причемпервые входы элементов И узлов каждого столбца матрицы объединены иподключены к входу соответствующегоразряда множимого устройства, вторыевходы элементов И узлов каждой стро"ки матрицы объединены и подключенык входу соответствующего разряда множителя устройства, выход элемента Ипервого узла первой строки матрицысоединен с входом первого разряда пер.вого слагаемого сумматора с последовательным переносом, выход элементаИ (Н) первых узлов (М) послед"них строк матрицы соединен с первымвходом одноразрядного сумматора этогоже узла матрицы, выход элемента Иго узла (-ой Строки матрицы соединенсо вторым входом одноразрядного сумматора (3-1) -го узла (д+1) -ой стро=.ки матрицы (1 = 1,3 = 2,3 Б), выход элемента И К-го узла 1-ой строкиматрицы соединен со вторым входомодноразрядного сумматора (К) -гоузла (В+1)-ой строки матрицы (3=2,3,.М," К=И) выход элемента И последнего узла последней строки матрицы соединен с первым входом (М)-го сумматора блока сумматоров, третьи вхо-.ды всех одноразрядных сумматоров узлов второй строки матрицы соединеныс шиной логического нуля, выход суммы одноразрядного сумматора с-го узла р-ой строки матрицы соединен совторым входом одноразрядного сумматора (Ч) -го узла (р+1) -ой строкиматрицы (р:2,3;Ми я=2,3 Н)выход суммы сумматора г-го узла Я-ойстроки матрицы соединен с входом Яго разряда первого слагаемого сумматора с последовательным переносом(у=1, Я=2,3,М)выход суммы сумматора Ч-го узла 1-ой строки матрицысоединен с первым входом (Ч)-госумматора блока сумматоров (ф=М),выход переноса одноразрядного сумматора И-го узла р-ой строки матрицысоединен с третьим входом сумматораЮ"го узла (р+1)-ой строки матрицы(0=1,2. И), выход переноса одноразрядного сумматора И-го узла С-остроки соединен со вторым входом Иго сумматора блока сумматоров, выход М разрядов суммы сумматора с последовательным переносом соединены спервыми входами соответствующих Ммладших разрядов коммутатора, вторыевходы которого подключены к входамсоответствующих разрядов предварительно загружаемого в устройствооперанда, управляющий вход коммутатора подключен к входу управления .предварительной загрузкой устройствавход синхронизации которого подключен к тактовому входу накопительногорегистра, выходы коммутатора соеди1108087 Изобретение относится к вычислительной технике и может быть использовано в арифметических устройст-вах высокопроизводительных ЭВМ и ввычислительных системах, работающих 5в реальном масштабе времени.Известно устройство для вычисления суммы пронзведений, содержащеедва регистра сомножителей, два сумматора, регистры суммы и разности, 10коммутатор, многовходовой сумматор,регистр хранения результатов 11 .Недостатком такого устройства является низкое быстродействие, чтосвязано с последовательной и многотактной организацией обработки инФормации,Наиболее близким по техническойсущности к изобретению является устройство для умножения с накоплением,принятое за прототип. Данное устройство предназначено для параллельного умножения в двоичном коде Б-разрядного множимого на М-разрядный множитель и последующего сложения произведения с накопленным (И+Ь+М)-разрядным результатом и содержит матрицу умножения, состоящую из двухвходовых логических элементов И и(Ы+Ь+М) -разрядные сумматор с последо- ЗОвательным переносом, коммутатор сдвух направлений в одно и накопительный регистр, причем входы матрицыумножения подключены к входам разрядов входных сомножителей устройства 35выходы матрицы умножения соединеныс входами разрядов первого слагаемого сумматора с последовательным переносом, выходы которого соединены Поставленная цель достигается тем, что в устройство для умножения с накоплением, содержащее матрицу умножения, состоящую из М строк по Б узлов в каждой, причем узлы матрицы содержат двухвходовый элемент И, (Б) первых узлов (М) последних строк матрицы содержат одноразрядные сумматоры, блок сумматоров, состоящий из -(Б) одноразрядных сумматоров, М- разрядный сумматор с последовательным переносом, (М+Ь+М) -разрядный ком- мутатор, (И+Ь+М)-разрядный накопительный регистр, причем первые входы элементов и узлов каждого столбца матрицы объединены и подключены к входу соответствующего разряда мнонены с входами соответствующих раз"рядов накопительного регистра, выходынакопительного регистра подключенык выходам соответствующих разрядоврезультата умножения-накопления устройства, выходы М младших разрядовнакопительного регистра соединеныс входами соответствующих разрядоввторого слагаемого сумматора с после.довательным переносом, о т л и ч а ющ е е с я тем, что, с целью повышения быстродействия, в него введен(И+Ь) -разрядный параллельный сумматор с ускоренным Формированием переносов, причем выход (М+1)-го разряда суммы сумматора с последовательным переносом соединен с входом первого разряда первого слагаемого параллельного сумматора, выход переноса Х-го сумматора блока сумматоров соединен с входом (И+1)-го разрядапервого слагаемого параллельногосумматора, выходы суммы сумматоровблока сумматоров соединены с входами соответствующих Бмладших разрядов второго слагаемого параллельного сумматора, выход каждого П-горазряда суммы параллельного сумматора соединен (Ц=1,2 Ы+Ь) с первым входом соответствующего (О+М) -го разряда коммутатора, выход Е-горазряда накопительного регистра соединен с входом третьего слагаемогосоответствующего (Е-М) -го сумматор,блока сумматоров (Е=М+1.,М+Н),выход й-го разряда накопительного регистра соединен с входом соответствующего (с)-М) -го разряда второго слагаемого параллельного сумматора (с 1==М+и И+И+1). с первыми входами коммутатора, вторыевходы коммутатора подключены к входампредварительно загружаемого в устройство операнда, выходы коммутаторасоеди иены с входами накопительногорегистра, выходы которого соединеныс входами второго слагаемого сумматора с последовательным переносоми с выходами результата умножениянакопления устройства 2 .Однако данное устройство характеризуется недостаточно высоким быстродействием,что связано с поочередным,выполнением операций умножения входных сомножителей и сложения полученного произведения с содержимым накопительного регистра, а также с использованием в устройстве многоразрядного сумматора с последовательнымпереносом,Целью изобретения является повышение быстродействия устройства дляумножения с накоплением,жимого устройства, вторые входы элементов И узлов каждой строки матрицы объединены и подключены к входу соответствующего разряда множителя устройства, выход элемента И первого узла первой строки Матрицы соединен5 с входом первого разряда первого слагаемого сумматора с последовательным переносом, выход элемента И (И) первых узлов (М) последних строк матрицы соединен с первым входом одноразрядного сумматора этого же узла матрицы, выход элемента И 3-го узла 1-ой строки матрицы соединен со вторым входом одноразрядного сумматора (3-1) -го узла (1+1) -ой строки матри цы (3.=1, 3=2,3 В), выход элемента И К-го узла 1-ой строки матрицы соединен со вторым входом одноразрядного сумматора (К) -го узла (1+1) -ой строки матрицы (1=2,3,;, 2( М, К=1), выход элемента И последнего узла последней строки матрицы соединен с первым входом (Н)-го сумматора блока сумматоров, третьи входы всех одноразрядных сумматоров узлов второй строки матрицы соединены с шиной логического нуля, выход суммы одноразрядного сумматора с(-го узла р-ой строки матрицы соединен со вторым входом одноразрядного сумматора (ц)-го узла (р+1)-ой строки матрицы (р.-2,3,М, и с=2,3, К), выход суммы сумматора г-го узла Я-ой строки матрицы соединен с входом 8-го разряда первого слагаемого сумматора с последовательным пе- З 5 реносом (8=2,3., . М и у=1), выход суммы сумматора с 1-го узйа 1-ой строки матрнцы соединен с первым входом (с 1-1)-го сумматора блока сумматоров (1=М), выход переноса одноразрядного 40 сумматора Х-го узла р-ой строки матрицы соединен с третьим входом сумматора И-го узла (р+1) -ой строки матрицы (У=1,2И), выход переноса одноразрядного сумматора и-го узла 45 1-ой строки соединен со вторым входом И-го сумматора блока сумматоров, выход М разрядов суммы сумматора с последовательным переносом соединен с первыми входами соответствующих М мпадших разрядов коммутатора, вторые входы которого подключены к входам со" ответствующих разрядов предварительно загружаемого в устройство операнда, управляющий вход коммутатора подключен к входу управления предварительной .загрузкой устройства, вход синхронизации которого подключен к тактовому входу накопительного регистра, выходы коммутатора соединены с входами соответствующих разрядов на копительного регистра, выходы накопительного регистра подключены к выходам соответствующих разрядов результата умножения-накопления устройства, выходы М младших разрядов накопитель ного регистра соединены с входами со"ответствующих разрядов второго слагаемого сумматора с послеДовательным переносом;. введен (И+Ь)-разрядный параллельный сумматор с ускоренным Формированием переносов, причем выход,(М+1)-го разряда суммы сумматора споследовательным переносом соединен с входом первого разряда первого слагаемого параллельного суммато.ра, выход переноса Ы-го сумматораблока суммат-ров соединен с входом(И+1)-го разряда первого слагаемого параллельного сумматора, выходысуммы сумматоров блока сумматоровсоединены с входами соответствующихИмладших разрядов второго слагаемого параллельного сумматора, выходкаждого Б-го разряда суммы параллель"ного сумматора соединен (Ц=1,2И+Ь) с первым входом соответствующего (о+М) -го разряда коммутатора, выход 2-го разряда накопительного регистра соединен с входом третьего слагаемого соответствующего (2-М)-госумматора блока сумматоров (2=М+1М+И), выход Й-го разряда накопительного регистра соединен с входомсоответствующего (д-М)-го разряда второго слагаемого параллельного сумматора (Й=М+ММ+1 Я+Ь),На фиг, 1 приведена блок-схема,устройства для умножения с накоплением; на фиг. 2 - схемы матрицы Формирования и поразрядного сложениячастичных произведений входных сомножителей и блока сумматоров.Устройство содержит матрицу 1 умножения, состоящую из М строк по Б узлов в каждой, причем все узлы матрицы 1 содержат по одному двухвходовому логическому элементу И 2, а (И) первых узлов (М) последних строк матрицы 1 содержат также по одному одноразрядному сумматору 3, блок сумматоров 4, состоящий из (Б) одноразрядных сумматоров 5, причем каждый одноразрядный сумматор 3 и 5 как матрицы 1, так и блока сумматоров 4, имеет три входа слагаемых и по одному выходу сумьы и переноса, М- разрядный сумматор с последовательным переносом 6, имеющий по М входов разрядов первого и второго слагаемых . и М+1 выходов разрядов суМмы, (М+Ь) - разрядный параллельный сумматор 7 с ускоренным Формированием переносов; имеющий (И+Ь) входов разрядов первого слагаемого 8, И входов разрядов второго слагаемого 9 и (И+Ь) выходов разрядов суммы, причем Б младших разрядов данного сумматора 7 имеют по два входа слагаемых, (И+Ь+М)-разрядный коммутатор 10 с двух направлений в одно, имеющий один общий управ-, ляющий вход и по два информационных входа и одному информационному выходу в каждом разряде, синхронизируемыйфронтом тактового импульса (Ы+Ь+М) - разрядный накопительный регистр 11, имеющий общий тактовый вход и по одному информационному входу и выходу в каждом разряде, И входов разрядов, множимого 12, М входов разрядов мно жителя 13, (Ы+Ь+М) входов разрядов предварительно загружаемого операнда 14, вход управления предварительной загрузкой 15, входсинхронизации 16, (И+Ь+М) выходов разрядов результата 10 умножения-накопления 17, шину логического нуля 18. Первые входы всех логических элементов 2 каждого столбца матрицы 1 объединены и подключенык входу соответствующего разряда множимого 12, а вторые входы всех логических элементов 2 каждой строки матрицы 1 объединены и подключенык входу соответствующего разряда множителя 13, выход логического элемен та 2 каждого узла матрицы 1, содержащего сумматор 3, соединен с входом первого слагаемого сумматора 3 этого же элемента матриць 1, выход логического элемента 2 каждого 3-го узла 75 1-ой строки матрицы 1 соединен при .=1 и 3=2,3,.М, а также при 2,3 Ми 3=0 с входом второго слагаемого сумматора 3 соответствующего (3 - 1) -го узла (1+1) -ой строки30 матрицы 1, выход логического элемента 2 последнего узла последней строки матрицы 1 соединен с входом второго слагаемого (И)-го сумматора 5 блока сумматоров 4, входы третье"359 го слагаемого всех сумматоров 3 второй строки матрицы 1 подключены к шине логического нуля 18; выход суммы сумматора 3 каждого 3-го узла ой строки матрицы 11 соединен при 1=2,3Мн 3= 2,3,(М - 1 с входом второго слагаемого сумматора 3 соответствующего (3 -1) -го Узла (1+1) - ой строки матрицы 1, а при 1=М и 2,3,Хс входом второго слагаемого соответствующего (3-1) -го сум матора 5 блока сумматоров 4, выход переноса сумматора 3 каждого 3-го узла 1-ой строки матрицы 1 соединен при 1.=2, ЗМи 3=1,2,Ис входом третьего слагаемого сумматора 3 соответствующего 3-го узла (1+1) ой строки матрицы 1, а при 1=М и Э= 1,2 Ис входом третьего слагаемого соответствующего 3-го сумматора 5 блока сумматоров 4, выход логического элемента 2 первого узла первой строки матрицы 1 и выходы суммы сумматоров 3 первого столбца матрицы 1 составляют выходы 19 матрицы 1, соединенные с входами соответствующих разрядов первого слагаемого сумматора 60 с последовательным переносом 6; выходы суммы 20 сумматоров 5 блока сумматоров 4 соединены с входами соответствующих (Ы) младших разрядов первого слагаемого параллельного сумматора 7, выходы переноса 21 сумматоров 5 блока сумматоров 4 соединены свходами (И) старших разрядов второго слагаемого параллельного сумматора 7 таким образом, что выход переноса каждого 1-го сумматора 5 блока 4 соединен при 1=1,2 .,Бсвходом соответствующего (1+1) -го разряда второго слагаемого параллельного сумматора 7; выход (М+1) -го разряда суммы сумматора с последовательнымпереносом б соединен с входом первого разряда второго слагаемого параллельного сумматора 7, выходы М младших разрядов суммы сумматора б соединены с первыми входами 22 соответствующих М младших разрядов коммутатора 10, выход каждого 1-го разрядасуммы параллельного сумматора 7 соединен при 1=1,2И+Ь с первымвходом 22 соответствующего (1+М)-горазряда коммутатора 10, вторые входыразрядов коммутатора 10 подключенык входам 14 соответствующих разрядовпредварительно загружаемого операнда, управляющий вход коммутатора 10подключен к входу 15 управления предварительной загрузкой, вход синхронизации 16 подключен к тактовому входу накопительного регистра 11, выходы разрядов коммутатора 10 соединеныс входами соответствующих разрядов накопительного регистра 11, выходы Ммладших разрядов накопительного регистра 11 соединены с входами соответствующих разрядов второго сладаемого сумматора б, выход каждого 1-горазряда накопительного регистра 11соединен при 1=М+1, М+2, ,М+И - 1 свыходом первого слагаемого 23 соответ"ствующего (1-м) -го сумматора 5 блокасумматоров 4, а при 1= М+М, М+И +1М-И 1, - с входом соответствующего(1-М) -го разряда первого слагаемогопараллельного сумматора 7, выходывсех разрядов накопительного регистра 11 подключены также к выходам 17соответствующих разрядов результатаумножения-накопления,Устройство работает следующим образом.Разряды х, х ,х,множимогос входом 12 й разряды у, у,ум множителя с входом 13 поступаютсоответственно на первые вторые входысоответствующих логических элементов2 матрицы 1, реализующих булевую Функцию И, При этом на выходах логическихэлементов 2, каждой 3-о 1 строки (при3=1,2. М) матрицы 1 формируетсяИ-разрядное частичное произведениеВ, равное произведению И разрядовмножимого на один 3-ый разряд множителя,Сумма всех частичных произведений равна произведению входных сомножителей, Частичные произведения,сформированные на параллельно вклю 1108087ченных логических элементах 2 матрицы 1, поступают с выходов этих эле-.ментов на соответствующие входы сумматоров 3 матрицы 1. С помощью сумматоров 3 осуществляется поразрядноесложение частичных произведений, воснову которого положена работа линейки параллельно включенных однораз"рядных полных сумматоров, Линейка,состоящая из и параллельно включенных одноразрядных полных сумматоров, )позволяет путем поразрядного сложениятрех и-разрядных слагаемых, подаваемых на соответствующие входы сумматоров, формировать два п-разрядныхчисла, одно из которых формируется 15на выходах суммы, а другое " на выходах переноса сумматоров линейки.Причем поскольку на входы каждого сумматора Линейки подаются разряды сОдинаковыми весовыми коэффициентами,То сумма двух чисел, формируемых навыходах линейки, равна, сумме трех чисел, подаваемых на входы линейки .В предлагаемом устройстве межсоединения сумматоров 3 в матрице 1 25выполнены таким образом, что сумматоры 3 каждой строки матрицы образуют линейку из (В) параллельновключенных одноразрядных полных сумматоров, а все сумматоры 3 даннойматрицы - (М) последовательновключенных линеек. Сумматоры 3 каждой 1 ой строки матрицы 1 при 1 =2,3М составляют линейку сумматоров, на которой к результатам, полученным на выходах элементов (1-1) - Зой строки матрицы 1 поразрядно прибавляется частичное произведение,сформированное на логических элементах 2 1-ой сроки матрицы 1, В результате поразрядного сложения частичных произведений на выходах 19матрицы 1 формируется М младших разрядов произведения входных сомножителей, а на выходах узлов последнейстРоки матрицы 1 формируется два 45(Б) разрядных числа, сумма которыхравна Б старшим разрядам произведения,Сложение результатов поразрядногосложения частичных произведений,сформированных на выходах матрицы 1,с содержимым накопительного регистра11 осуществляется с помощью блоха сумматоров 4, сумматора б и параллельного сумматора 7. При этом сумматор6 выполняет сложение М младших разрядов произведения входных сомножителей, которые поступают с выходов 19матрицы 1 на входы разрядов первогослагаемого данного сумматора 6, ссодержимым М младаих разрядов накопительного регистра 11, которое поступает на входы разрядов второго слагаемого сумматора б, Причем формирование М младших разрядов результатаумножения-накопления осуществляется, 65 на сумматоре б одновременно с пораз - рядным сложением, выполняемым сумматорами 3 матрицы 1. Блок сумматоров 4 состоит иэ (И) параллельно включенных одноразрядных полных сумматоров 5 и выполняет поразрядное сложение (И - 1) -разрядного числа, сформированного на выходах переноса сумматоров 3 последней строки матрицы 1 и поступающего на входы третьего слагаемого сумматоров 5 блока 4, (И) - разрядного числа, сформированного на выходах сумьщ сумматоров 3 с второго по (К) -ый узел и на выходе логического элемента 2 последнего узла последней строки матрицы 1 и поступающего на входы второго слагаемого сумматоров 5 блока 4, и содержимого (И - 1)-разрядов (с (М+1)-го по (М+Н) - ный) накопительного регистра 11, пос. тупающего на входы 23 первого слагаемого сумматоров 5 блока 4, Результаты поразрядного сложения, получаемые на выходах переноса 21 сумматоров 5 блока 4, и сигнал с (М+1)-го Разряда, Суммы сумматора 6 поступают на входы 9 соответствующих разрядов второго слагаемого параллельного сумматора 7, а результаты поразрядного сложения, получаемые на выходах суммы 20 сумматоров 5 блока 4, и содержимое (Ь+1) старших разрядов накопительного регистра 11 поступают на входы 8 соответствующих разрядов первого слагаемого параллельного сумматора 7. На выходах разрядов суммы параллельного сумматора 7 формируются (И+Ь) старших разрядов результата умножения-накопления, Таким образом, на выходах сумматора б и параллельного сумматора 7 формируется результат умножения-накопления.Предлагаемое устройство имеет два режима работы, В режиме предварительной загрузки накопительного регистра 11 на вход 15 управления предварительной загрузкой устройства подается сигнал, имеющий значение логической единицы, который поступает с входа 15 на управляющий вход коммутатора 10. В этом режиме коммутатор 10 пропускает на входы накопительного регистра 11 информацию со своих вторых входов, которые подклй- чены к входам предварительно загружаемого операнда 14.В режиме умножения-накопления на вход 15 устройства подается сигнал, имеющий значение логического нуля, который поступает с входа 15 на управляющий вход коммутатора 10. В этом режиме коммутатор 10 пропускает на входы накопительного регистра 11 информацию со своих первых входов 22, на которые гоступает результат умножения-накопления с выходов сумматоров 6 и 7.В накопительном регистре 11 осуществляется запись и хранение информации, поступающей с выходов коммутатора 10, Запись информа 4 ии выполняется при поступлении фронта тактового импульса на вход синхронизации16. Выдача результата умножения-накопления иэ регистра 11 происходитна выходы 17 устройства,Изобретение обеспечивает повышение быстродействия устройства дляумножения накоплением за счет того,что прибавление (В+Ь) старших разрядов содержимого накопительного регистра осуществляется к результатам поразрядного сложения частичных произведений путем разрядного сложения, выполняемого блоком сумматоров, и последующего сложения результатоэ данного поразрядного сложения на параллельном сумматоре с ускоренным формированием переносов.Время умножения-накопления в предлагаемом устройстве уменьшено ориен- )О тировочио на (М+Ь)кэ, где В -задержка переключения одноразрядйогосумматора, по сравнению с устройством для умножения с накоплением, принятым за прототип.,5831/17 . Тираж.б 99 Подпи ВНИИПИ Государственного комитетапо делам изобретений н открытий 113035, Москва, Ж, Раушская на но СС д. 4/ фил ПППатент 1, гУжгород, ул. Проектная