Устройство для умножения

(1+1)- одиара ходы суммьпервого матрицы,умматоравявляются строк ядных атри сумматорсодержитлементаэлементлементов Иены с вхом шестогоэлемента НЕ информ днораз ГССУДДРСТЯЕННЦЙ НОМИТЕТ ССОРПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЦТИЙ(71) Харьковский ардена .1 енццаполитехнический институт им В 11 аццца(5 б) Авторское свидетельство СГСГН 817705, кл С Об Р 7/52, 199,.Паперцов А.А. Логические аснань;ЦВТ, И Советское радио. 1972,с. 218-219, рис. 9.(5 ч) (57) УСТРОИСТВО,Д 1 УМНО 1,Г 11 ИЯ, содержащее матрицу элементов И и матрицу одноразрядных сумматоров причем первые входы элементов И:, -го .толбца матрицы ( 1, , п Г - количество разрядан первого операнда) соединены с входам саат - ветствующего разряда пернагс операнда устройства, нтарье входы элементов И-й строки матрицы ( 1 =1,2 р; Р - произвольное целое числа) соединены с соответствующим входом задания второго операнда устройства, вьходы элементов И-й строки матрицы соединены с псрвь;и информационными входамиствующих одноразрядных сумма.э;ан соответствующей строки матриц, выход переноса каждого одноразрядного сумматора-го столбца ьатрип:; соединен с вторым информационным входом последующего одноразрядного сумматора того же. столбца матрицы, выход суммы-го одноразрядного сумматора 1 -й строки матрицы соединен с третьим ацианным входам ( - 1)-го а ряднога сумматора столбца м цы вьустройства, а т л и ч а ю щ ятем, чта, с целью упрощения ус рства, каждый однаразрядныр-й и 2 р-й строк матрицыдевять злементав И, два э11 ЛИ, четыре элемента НЕ изадержки, причем выходы эс первого по пятый соединдами первого элемента ИЛИ, выходкоторого соединен с выходом суммыодаразрялнага сумматора, выходыэлементов И с шестого по девятьсоединець с входами второго элемента11 И, выход катсрога соединен с выходам переноса одноразрядного сумматора, вход гервага элемента НЕ соединен с первым информационным вхсдомодноразрядного сумматора и первымивходами пер сг а, четвертого, седьмоги всьмаго элементов 11Вьход первогэлемента НЕ соединен с гервыми входами второго и третьего элементов И,вход второго элемента НЕ соединенс втарьп нфармацианньм входамодноразрядного сумматора, вторымивходами первого третьего и восьмогоэлементов И и первым входаэлемента И, выход второгосоединен с втарьи четвертого злетьего элемента Нинформационным всумматора, вторьи седьмого элемевходами первогоИ выход,третьегнен с третьими в ми входами второгоментов И, вход треЕ соединен с третьимходом одноразрядногоми входами шестогонтав И и с третьимии второго элементово элемента НЕ соедиходами третьего и; где величина временной задержки сигнала в элементе задержки; четвертого элементов И, вход элементазадержки соединен с первым управляющим входом одноразрядного сумматораи первыми входами пятого и девятогоэлементов И, выход элемента задержкиподключен к входу четвертого элементаНЕ, выход которого соединен с четвертыми входами элементов И с первогопо четвертый и с третьими входамиэлементов И с шестого по восьмой,вторые входы пятого и девятогоэлементов И соединены с вторым управ"ляющим входом одноразрядного сумматора, третьи входы пятого и девятогоэлементов И соединены с выходамисоответственно первого и второго эле.ментов ИЛИ, первые управляющие входыИзобретение относится к цифровойвычислительной технике и предназначено для использования в универсальных и специализированных цифровыхвычислительных устройствах.Цель изобретения - сокращениеаппаратурных затрат при реализацииматричного умножителя.На фиг, 1 представлена функциональная схема предлагаемого устройства для умножения (для р=2); нафиг. 2 - то же, одноразрядного сумматора первой и третьей строк матрицы; на фиг. 3 - то же, одноразрядного сумматора второй и четвертойсрок матрицы; на фиг. 4 - временнаядиаграмма работы устройства.Устройство содержит матрицуодноразрядных сумматоров 1.1- 1.П,.2,1-2.И, 3,1-3,п, 4.1-4 Р, матрицуэлементов И 5, входы 6.1-б,п разрядов первого операнда А, входы7,1-7,4 разрядов второго операнда В,тактовые входы 8.1-8.2, входы 9.1и 9.2 сброса, выходы 10.1-10.4 про 25изведения С, дополнительные входы11.1-11.4. Сумматор 1. 1 (3.1) содержит элементы НЕ 12, И 13 и ИЛИ 14.Сумматор 2.(4.1) содержит элементыНЕ 15, И 16, ИЛИ 17 и задержки 18. ЗОУстройство работает в конвейерномрежимесуть которого заключаетсяв следующем,одноразрядных сумматоров р-й и 2 р-йстрок матрицы соединены соответственно с первым и вторым тактовыми входами устройства, вторые управляющиевходы одноразрядных сумматоров р-йи 2 р-й строк матрицы соединены соответственно с первым и вторым входамисброса устройства, выходы переносаодноразрядных сумматоров 2 р-й строкиматрицы соединены с вторыми информационными входами соответствующих од"норазрядных сумматоров первой строкиматрицы, выходы одноразрядных сумматоров с второго по и -й и 2 р"й строкиматрицы соединеныс третьимивходами одноразрядных сумматоровсоответственно спервого по(д) -й первой строки матрицы. 2В исходном состоянии на входах 8. 1, 8. 2, 9, 1 и 9. 2 установлен сигнал "1". Перед началом работы умно- жителя на вход 9.2 подается отрицательный импульс, который сбрасывает одноразрядные сумматоры 4. 1-4, и в нулевое состояние, при этом на четырех выходах суммы и переноса устанавливается сигнал "0".Процесс вычисления начинается с подачи на входы 6.1, , б.п. -разрядного двоичного множнмого А и двух младших разрядов В, В п - раз-рядного множителя В на входы 7.1 и 7,2, Через время Т на вход 8.1 подается сигнал "0", по которому производится суммирование на сумматорах 2. 1-2, И где 1 щ и - максимальное времяпереходного процесса в логическом элементе И; Величина , определяется неравен- ством1156064С с выходов 10. 1 и 10.2, а такжеподача разрядов Л и В - множителя Вна входы 7,1 7.2. 1-ОРъау И ( .тто КЕ М 1 л И) Заму" - що ОФО,ус аввас к иъсзу кфъъ 1 т ь 3 ъйЙ 1 эи к Зъм)( к 3 ауне меньших,чем(Т,;Т;)МахТъщоя(карау-Тк,А, яиГктеущьо тз ченьые(, ф" 4 воуие Рт 1 о -(Р 1 "тон (екзюие)э где 1;и - минимальное времяпереходного процесса в логическом элементе И;- максимальное время,-с о- максимальноепахиеампом КГвремя переходного процесса влогическом элементе НЕ при пе После подачи в момент времениреходе соответ- Я,па+ 2,Р, 1 на вход 8,2 сигнаственно из 1 ла "1", которыи осуществляет заЬомив 1 0 и из 0 , нание промежуточного результата навыходах сумматоров 4.1-4.я, а также,1 ь- минимальное и 1 О запрет отработки сумматорами 4. 1-4.пмаксимальное вре- поступающей информации, вычислениемя задержки сигна- продолжается в сумматорах 1.1-1. и ила в одноразряд.1-2,п. В течение времени, пока будутном полном идти вычисления, осуществляется счисумматоре при 15 тывание разрядов С, С произведенияпрохождении сиг- С с выходов умножителя 10.3 и 10,4налов от входов и подача разрядов В и Вэ множителя Вдо выходов (во на входы 7.3 и 7,4.всех полных одноразрядных суммато "и Процесс продолжается циклически.рах оно одина- Когда все н разрядов множителя Вково), будут поданы, на входах 7.1-7.4 усталЧерез время (1 ,у,+ Р ), пос- навливается сигнал "0", а процесскольку вычисления в первых двух линей- вычисления не прекращается до получеках закончилось, на вход 8.1 подается 25 ния всех 2 и разрядов произведения Ссигнал "1", который осуществляет запо- с выходов 10.1 - 10.4, При необходиминание информации, установившейся мости ускорения получения результатана выходах сумматоров 2.1-2,П, и зап- можно закончить вычисление разу жерещает отработку сумматорами 2.1-2.И после ввода разрядов В 1 и Вп множисигналов, которые будут появляться ЗО теля В и суммирования их частичныхна их информационных входах, произведений. Тогда на выходахВ течение времени, пока проходит суммы и переноса сумматоров 4.1 вычисление Иа сумматорах 1.1-.п и 4.я получится двухраэрядный код2,1-2. О, на сумматорах 3.1-3. и и старших разрядов произведения С,4,1-4.п идет подготовка к вычислению который после суммирования на35на входы 7.3-7,4 подаются разряды В сумматоре с ускоренным переносоми В множителя В. К моменту времени даст значение старших разрядовлИщау и + У ь оу ) заканчивается пода- произведения С,ча В,1 и В 1, вычисление продолжается Для обеспечения правильной работына сумматорах 3.1-3.И, а затем после умножителя, максимального быстродейл,4 Оподачи через время Н ,++11) ствия, а также для обеспечения воэна вход 8.2 сигнала "0" и на суммато- можности считывания промежуточнойрах 41 4 едуча информации и коммутации разрядовВ то же время на сумматорах 1.1-1я и множителя В величина Р должна опреде,2,1-2.у 1 осуществляется считывание двух ляться исходя из следующей системы45Умладших разрядов С 1 и С произведения неравенства115 бОб 4 63 необходимое для счить 1- вания результата с выходов 10.1-10,4 умножителя;Т - максимальное и миниМво мимальное время коммутации разрядов множителя Вна входах 7,1-7.4 с учетом времени прохождениясигналов через элементы И 5;Маус 1 - величина, равная большему из элементов, записанных в квадратныхскобках.Наличие в устройстве входов 11.1- 11.4 позволяет наращивать разрядность, Это удобно при модульной реанизации умножителя или в виде интегральной схемы, при этом увеличениеразрядности достигается соответствующей коммутацией входов 11,1-11,4 5 одного модуля с выходами 10.1 - 10.4 другого модуля.Предлагаемое устройство может осуществлять умножение не только двух П -разрядных чисел, оно позволяет умножать в -разрядное число на число любой конечной разрядности в при этом меняется только количество циклов работы,е 15 Наличие двух входов 9.1 и 9,2позволяет более эффективно использовать умножитель при различных значениях Ф