Множительное устройство

СОЮЗ СОВЕТСКИХСОЦИАЛИСТИЧЕСНРЕСПУБЛИК 9) 8( АРСТВЕННЫЙ КОМИТЕТ СССР М ИЗОБРЕТЕНИЙ И ОТНРЬПИЙ ГОСУД ПОД ИЗОБРЕТЕ У ТЕЛЬ(54)(57) МНОЖИТЕЛЬНОЕ УСТРОЙСТВО, содержащее щ -разрядные регистры множителя и множимого (в- разрядность десятичных сомножителей), 2 е-разрядный регистр результата, 2 е узлов тетрадного суммирования, 2 й 1-1 коммутаторов, 2 музлов преобразования двоичного кода в десятичный, 2 ги-разрядный сумматор, причем выходы узлов тетрадного суммирования, кроме 2 л-го, соединены с информационными входами соответствующих узлов преобразования двоичного кода в десятичный и с пер-: выми информационными входами соответствующих коммутаторов, вторые информационные входы которых соединены с выходами соответствующих узлов преобразования двоичного кодав десятичный, выходы коммутаторов содинены с соответствующими 2 Финформационными входами 2 е -разрядногосумматора, выходы которого соединенысоответственно с информационнымивходами .2 л 1-разрядного регистрарезультата, информационный 2 в-йвход сумматора соединен с выходомЗЧ-го узла тетрадного суммирования,ОПИСАНИЕ К АВТОРСКОМУ С управляющие входы коммутаторови сумматора соединены с группой входов задания режима работы устройствао т л и ч а ю щ е е с я тем, что,с целью повышения быстродействия,в него введены блок формированиякратных множимого, содержащий первый, второй и третий узлы удвоения,первый, второй и третий коммутаторыа также блок частичных произведенийсодержащийгрупп элементов И,причем каждая группа элементов Исодержит первую, вторую, третьюи четвертую подгруппы элементов И,причем первая и вторая подгруппыкаждой группы элементов И содержат4 е элементов И, третья подгруппакаждой группы содержит 4 е +1 элементов И, четвертая подгруппа каждойгруппы содержит 4 пн 2 элементов Й,первые входы элементов И каждойподгруппы каждой группы объединеныи подключены к соответствующим разрядам Ю -разрядного регистра множителя, вторые входы первой подгруппы каждой группы элементов И подклю-чены к выходам соответствующих разрядов регистра множимого, вторыевходы второй подгруппы элементов Икаждой группы подключены к выходамсоответствующих разрядов первогокоммутатора блока кратных множимоговторые входы третьей подгруппы элементов И каждой группы подключены квыходам соответствующих разрядоввторого коммутатора блока кратныхмножимого, вторые входы четвертойподгруппы элементов И каждой группыподключены к выходам соответствующих разрядов третьего коммутатораблока кратных множимого, выходы1116427 1Изобретение относится к вычислительной технике и может быть использовано при разработке быстродействующих устройств для умножения чисел, представленных в двоичной и десятичной системах счисления.Известно множительное устройство,содержащее накопитель (блок формирования произведения) и осуществляющее умножение множимого Х на множитель У= л ", причем в предварительно очищенный накопитель множимоеХ прибавляется Ч раэ, затем оносдвигается влево на один разряди вновь прибавляется в накопительраз, и так до тех пор, покане будут обработаны все разряды множителя У. Это устройство позволяетумножить двоичные и десятичные числа 11,Существенным недостатком известного устройства является низкое быстродействие, особенно при умножениидесятичных чисел, Так, для перемножения двух щ -разрядных десятичныхчисел в известном устройстве требует"ся время, примерно равноеТ 1- 4,5 в 1где 1 с - время суммирования двух а .разрядных десятичных чисел. Здесь ф.предполагается, что цифры О, 1,2,9 первой, второй, третьей и четвертойподгрупп элементов И каждой группыподключены к соответствующим входамсоответствующих узлдв тетрадногосуммирования со смещением старшихразрядов в сторону увеличения разрядности на один двоичный разряд,начиная со второй подгруппы элементов относительно первой подгруппыэлементов И, а выходы первой подгруппы элементов И каждой группы подключены к соответствующим входам соответствующих узлов тетрадного суммирования со смещением старших разрядов в сторону увеличения разрядности на четыре двоичных разрядаотносительно первой подгруппы элементов И предыдущей группы, выходИ-разрядного регистра множимого сое 5 10 15 20 25 ЗО динен с входом первого узла удвоения,первыми информационными входами первого, второго и третьего коммутаторов блока кратных множимого, выходпервого узла удвоения которого соединен с вторым информационным входом первого коммутатора и входомвторого узла удвоения блока кратныхмножимого, выход второго узла удвое"ния которого соединен с вторым информационным входом второго коммутатора и входом третьего узла удвоения блока кратных множимого, выходкоторого соединен с вторым информационным входом третьего коммутатора, управляющие входы коммутаторов соединены с группой входов задания режима работы устройства,2появляются во всех разрядах множителя У с равной вероятностью.Наиболее близким по технической сущности к изобретению является множительное устройство, содержащее Ф-разрядный регистр множителя (Ф- разрядность десятичных сомножителей) Оп+ 1)-разрядный регистр множимого со схемой удвоения, 2 а -разрядный регистр результата (в известном устройстве он подразумевается), матрицу из (Й 1+1)л 1 узлов тетрадного умножения,2 1 т узлов тетрадного суммирования, 2 е буферных регистров, 2 е узлов преобразования двоичного кода в десятичный, 2 п 1 коммутаторов и блок суммирования, причем первые входы узлов тетрадного умножения матрицы соединены с выходами соответствующих тетрад регистра множимого, а вторые входы соединены с выходами младших разрядов соответствующих тетрад регистра множителя, входы узлов тетрадного суммирования соединены с выходами соответствующих буферных регистров и узлов тетрадного умножения, а выходы соединены с входами соответствующих буферных регистров и узлов преобразования двоичного кода в десятичный, а также соединены с первыми входами соответствующих3 1116 коммутаторов, выходы узлов преобразования двоичного кода в десятичный соединены с вторыми входами соответствующих коммутаторов, выходы которых соединены с равновесовыми входами блока суммирования, выход блока суммирования соединен с входом регистра результата, управляющие входы регистра множимого блока суммирования и коммутаторов соединены 10 с входом режима работы устройства. Данное устройство позволяет умножать как десятичные, так и двоичные числа 21Недостатком указанного устройства является относительно низкое быстродействие, вызванное в первую очередь тем, что в нем окончательный резуль.тат формируется за четыре такта.Цель изобретения - повышение быстродействия. Поставленная цель достигается тем, что в множительное устройство, содержащее а -разрядные регистры множи 25 мого и множителя (е-разрядность десятичных сомножителей), 2 щ-разрядный регистр результата, 2 ю узлов тетрадного суммирования, 2 го -1 коммутаторов, 2 Фузлов преобразования двоичного кода в десятичньй, 2 в-разрядный сумматор, причем выходы узлов тетрадного суммирования, кроме 2 е-го, соединены с информационными входами соответствующих узлов преобразования двоичного кода в десятичный и с первыми инфор мационными входами соответствующих коммутаторов, вторые информационные входы которых соединены с выходами соответствующих узлов преобразования двоичного кода в десятичный, фО выходы коммутаторов соединены с соответствующими 2 винформационными входами 2 Ф-разрядного сумматора, выходы которого соответственно соединены с информационными входами 45 2 в-разрядного регистра результата, информационный 2 в-й вход сумматора соединен с выходом 2 в-го узла тетрадного суммирования, управляющие входы коммутаторов и сумматора соединены 50 с группой входов задания режима работы устройства, введены блок Формирования кратных множимого, содержащий первый, второй, и третий узлы удвоения, первый, второй и третий 55 коммутаторы, а также блок частичных произведений, содержащий ю групп элементов И, причем каждая группа 427 4элементов И содержит первую, вторую, третью и четвертую подгруппы элементов И, причем первая и вторая подгруппы каждой группы элементов И содержат 4 м элементов И, третья подгруппа каждой группы содержит 4 ю+ 1 элементов И, четвертая подгруп" па каждой группы содержит 4 щ+2 элементов И, первые входы элементов И каящой подгруппы каждой группы объединены и подключены к соответствующим разрядам п 3-разрядного регистра множителя, вторые входы первой подгруппы каждой группы элементов И подключены к выходам соответствую -, щих разрядов регистра множимого, вторые входы второй подгруппы элементов И каждой группы подключены к выходам соответствующих разрядов первого коммутатора блока кратных множимого, вторые входы третьей под-, группы элементов И каждой группы подключены к выходам соответствующих разрядов второго коммутатора блока кратных множимого, вторые входы четвертой подгруппы элементов И каждой группы подключены к выходам соответствующих разрядов третьего коммутатора блока кратных множимого, выходы первой, второй, третьей и четвертой подгрупп элементов И каждой группы подключены к соответствующим входам соответствующих узлов тетрадного суммирования со смещением старших разрядов в сторону увеличения разрядности на один двоичный разряд, начиная с второй подгруппы элементов И относительно первой подгруппы элементов И, а выходы первой подгруппы элементов И каждой группы подключены к соответствующим входам соответствующих узлов тетрадного суммирования со смещением старших разрядов в сторону увеличения разрядности на четыре двоичных разряда относительно первой подгруппы эле" ментов И предыдущей группы, выходП-разрядного регистра множимого соединен с входом первого узла удвоения, первыми информационными входами первого, второго и третьего коммутаторов блока кратных множимого, выход: первого узла удвоения которого соединен с вторым информационным входом первого коммутатора и входом второго узла удвоения блока кратных множимого, выход второго узла удвоения которого соединен с вторым информационным входом второго коммутатора и входом16427 5 10 -15 20 25 30 35 45 50 11 третьего узла удвоения блока кратных множимого, выход которого соединен с вторым информационным входом третьего коммутатора, управляющие входы коммутаторов соединены с группой входов задания режима работы устройства.На фиг.1 приведена структурная схема предлагаемого множительного устройства; на фиг.2 - структурная схема блока кратных множимого, на фиг,3 - функциональная схема блока частичных произведений для случая, когда гп =2.Устройство содержит (фиг.1)п 1-раз рядные регистры 1 и 2 соответственно множимого и множителя, 2 а-разрядный регистр результата 3, блок 4 кратных множимого, блок 5 частичных произведений, 2 в узлов 6 тетрадного суммирования, 2 л -1 узлов 7 преобразова. ния двоичного кода в десятичный, 2 шкоммутаторов 8, сумматор 9 и вход 10 задания режима работы устройства. Выход регистра 1 множимого соединен с входом блока 4 кратных множимого, выход которого соединен с первым входом блока 5 частичных произведений, второй вход которого соединен с выходом регистра 2 множителя, выходы 11 тетрадных произведений блока 5 частичных произведений соединены с входами соответствующих узлов 6 тетрадного суммирования, выходы узлов 6 тетрадного суммирования, за исключением последнего узла 6 соединены с входами соответствующих узлов 7 преобразования двоичного кода в десятичный и с первыми входами соответствующих коммутаторов 8, вторые входы которых соединены с выходами соответствующих узлов 7 преобразования двоичного кода в десятичный, выходы коммутаторов 8 и последнего узла 6,1 тетрадного суммирования соединены с входами сумматора 9, выход которого соединен с входом регистра 3 результата, управляющие входы блока 4, коммутаторов 8 и сумматора 9 соединены с входом 10 режима работы устройства. Регистры 1 и 2 множимого Х и множителя У предназначены для хранения я -разрядных десятич. ных и п -разрядных двоичных сомно-. жителей (предполагается, что г 1=-4 е). В регистр 3 результата записывается 2 м-разрядное десятичное или же 2 иразрядное двоичное произведение. Эти регистры могут быть построены, например, на двухтактньв синхронных Э-триггерах (цепи синхронизации на чертеже не показаны).В блоке 4 кратных Формируются двухкратное 2 х, четырехкратное 4 х и восьмикратное 8 х множимые. Получение этих кратных в двоичной системе счисления не вызывает никакого труда и все они могут быть образованы простым сдвигом информации соответственно на один, два и три двоичных разряда в сторону старших разрядов.Если используется десятичная система счисления с применением кода 8 4 2 1, то может быть использована такая же процедура сдвига, как и при двоичном умножении, за исключением того, что если удвоен. ная цифра равна или больше десяти, то (как и при сложении двух десятичных цифр в коде 8 4 2 1) требуются десятичный перенос и корректирующее добавление +6. Блок 4 (фиг.2) содержит узлы 12 удвоения и коммутаторы 13. В режиме двоичного умножения на входе 10 устройства присутствует потенциал," разрешающий передачу информации на выходы коммутаторов 13 с их первых входов, на которые поступает информация непосредственно с входа блока 4, а в режиме десятичного умножения на выходы коммутаторов 13 подается информация с их вторых входов, которые соединены с выходами соответствующих узлов 12 удвоения. Таким 40 образом, в режиме двоичного умножения кратные 2 х, 4 х и 8 х формируются в блоке 4 пугем простого сдвига информации соответственнона один, два и три двоичных разрядавлево (этот сдвиг осуществляетсяза счет соответствующего подключениявторых входов коммутаторов 13 квходу блока 4), а в режиме десятичного умножения эти кратные образуются посредством многократного выполнения в узлах 12 операции удвоениянад исходной информацией. Так, например, восьмикратное множимое 8 х формируется в результате последовательного выполнения трех операций удвоения на первом 124, втором 12 и третьем 12 узлах удвоения.В блоке 5 формируются частичные произведения множимого Х на все цифрымножителя У, причем независимо от того, используется ли н устройстве двоичная илн десятичная система счисления, чиспо частичных произведений равно и , Это связано с тем, что в режиме двоичного умножения образуются частичные произведения множимого на,каждую двоичную цифру и-разрядного множителя, а в режиме десятичного умножения формируются четйре частичных произведения множимого на каждую десятичную цифру Поразрядного множителя, т,е. то же й, так как и =4 и.Блок 5 содержит (фиг,З) п =8 линеек элементов И 14 (рассматривается случай перемножения в устройстве 8-разрядных двоичных или 2-разрядных десятичных чисел). На первые входы элементов И 14 каждой линейки иэ блока 4 кратных поступает соответствующее кратное множимого Х (по шинам 15 подается одинарное множимое 1 Х по шинам 16 - удвоенное множимое 2 К, по шинам 17 - учетверенное множимое 4 К и по шинам 18 - увосьмиренное множимое 8 Х), на вторые входы всех элементов И 14 каждой линейки поступает значение соответствующего двоичного разряда регистра 2 множителя (по шинам 19 в блок 5 поступают значения двоичных разрядов младшей тетрады регистра 2 множителя, а по шинам 20 - значения двоичных разрядов старшей тетрады регистра 2 множителя). На выходах одной линейки элементов И 14 образуется одно частичное произведение, а всего в блоке 5 формируется восемь частичных произведений. Выходы элементов И 14, расположенных в первой десятичной позиции блока 5, образуют первый выход 111 значения тетрадных произведений блока 5 частичных произведений (на чертеже эти элементы И 14 расположены первыми справа и отделены штриховой линией). Подобным образом образуются второй 11 третий 113 и четвертый 11 выходы тетрадных произведений блока 5 частичных произведений.Узлы 6 тетрадного суммирования предназначены для быстрого суммирования тетрадных произведений, сформированных в соответствующей десятичной позиции блока 5 частичных произведений. Они могут быть построены самыми различными способами.30 35 40 45 В таблице приведен фрагмент истин 50 55 5 10 15 Результаты, сформированные ца выходах узлов 7 преобраэовацпя двоичного кода в десятичный, используются в устройстве только н режиме десятичного умножения. Эти узлы предназначены для преобразования двоичного кода, полученного на выходе соответ" ствующего узла 6 тетрадного суммирования, в двоично-десятичньп 1 код 8 4 2 1, Они могут быть построены с использованием постоянного запоминающего устройства по таблицам истинности. Для определенности детально рассмотрим синтез первого узла 7 преобразования двоичного кода в десятичный (другие узлы 7 строятся аналогично). Сначала следует определить, какое максимальное значение двоичного кода должен преобразовыватьэтот узел. При этом будем руководствоваться следующим. На выходахэлементов И 14, расположенных н первой десятичной позиции блока 5 иобразующих его первый выход 11 тетрадных произведений при умножении двух десятичных чисел могут одновре" менно форлпроваться следующие максимально возможные значения тетрадных произведений: 1001, 1000 и 0110, Эти значения тетрадных произведений возможны в устройстве только тогда, когда младшая десятичная цифра множимого Х равна 9, а младшая десятичная цифра множителя У ранна 7. Ввиду этого на ныходе первого узла 6тетрадного суммирования не можетбьггь сформировано значение двоицного кода, превышающее величину 10014+ 1000+0100=10111. А поэтому узел 71преобразования двоичного кода вдесятичный может бьггь построен наПЗУ емкостью н двадцать четыре 2-разрядных десятичных слова. ности узла 74 преобразования двоичного кода н десятичный, в которойчерез У 5, У 4, У, У, У обозначендвоичный код суммы тетрадных произведений, сформированный на вьмодепервого узла 64 тетрадного суммирования и поступающий на вход узла7. На выходе этого узла образуется 2-раэрядное десятичное число Й,1в коде 8 4 2 1. Возрастание индексовпри буквенных обозначениях здесь принято в направлении старших разрядов,1116427 : 1 О1 1 1 1 у у у ЯЕ о 0000 00 00 оооо ооог оооо оого оооо оогг ОООО О 1 ОО о о о о о о о о о о оооо огог о оого оого ОО 1 О ОО 11 Следует особо отметитьчто с целью обеспечения более высокого бы-стродействия сумматора 9 информациюв узлах 7 преобразования двоичногокода в десятичный можно хранить надлежащим образом в коде с избытком3 или же в коде с избытком 6. Этопозволяет исключить на некоторых ЗОвыходах .сумматора 9 специальныекодопреобразователи, а следовательно,и повысить их быстродействие, Таккак сумма тетрадных произведений,сформированных в старшей десятичнойпозиции блока 5 в режиме десятично 35го умножения, не может быть большедевяти, то отпадает надобность в преобразовании двоичного кода в десятичный, а поэтому выход узла бш сое 40динен непосредственно с 2 щ -разряднымвходом сумматора 9 (фиг.г),Коммутаторы 8 в режиме двоичногоумножения осуществляют подключениек соответствующим входам сумматора9 выходов узлов 6 тетрадного суммиро 45вания, а в режиме десятичного умножения - выходов узлов 7 преобразования двоичного кода в десятичный.Из изложенного следует что впредлагаемом устройстве может оказаться так, что узлы 6 и 7, а такжекоммутаторы 8, расположенные на разных десятичных позициях, будут иметьи разные схемные структуры. В техже случаях, когда преследуется цельобеспечения однородности структурыустройства, можно ограничиться детальным анализом и синтезом только уэТлов 6 е, 7 Ф и коммутатора 8 и, расположенных на е-ой десятичной позиции, причем эта совокупность может быть конструктивно выполнена в виде единого модуля, используемого на всех десятичных позициях устройства и реализованного, например, как большая интегральная схема.В большинстве практических случаев в устройстве в качестве сумматора 9 должен использоваться либо двухвходовой, либо трехвходовой быстродействующих комбинационный сумматор, позволяющий суммировать как двоичные, так и десятичные числа.Рассмотрим работу устройства при умножении двоичных и десятичных чисел,В режиме умножения чисел в двоичном коде по сигналу на входе 10 устройства блок 4 настраивается на формирование двоичных кратных, сумматор 9 настраивается на суммирование двоичных чисел, а выходы коммутаторов 8 соединяются со своими первыми входами, на которые поступают результаты с.выходов соответствующих узлов 6 тетрадного суммирования. Далее одновременно или последовательно во времени в регистры 1 и 2 загружаются и -разрядные двоичные сомножители Х и У беэ знаков. После этого в блоке 4 формируются четыре двоичных кратных множимого 1 Х,2 Х,4 Х,8 Х,которые поступа" ют соответствующим образом на входы блока 5, где образуется и частичных ,произведений множимого Х на все двоичные цифры и -разрядного множителя 7.Тетрадные произведения, являющиесясоставной частью частичных произведений, поступают на выходы 11 блока 5с учетом занимаемой ими в блоке весо".,вой десятичной позиции, Например, все 5тетрадные произведения, расположенные в первой десятичной позицииоблока 5 и имеющие вес 10 , поступаютна выход 11 блока 5, а все тетрадные произведения, находящиеся вовторой десятичной позиции блока 5 иимеющие вес 10 , подаются на выход11 блока 5. В узлах 6 тетрадногосуммирования выполняется быстроедвоичное суммирование равновесовых 15тетрадных произведений, поступающих на входы этих узлов с соответствующих выходов 11 блока 5 частичныхпроизведений, а получившиеся на ихвыходах результаты поступают черезсоответствующие коммутаторы 8 наравновесовые входы сучматора 9,где и осуществляется их окончательное суммирование. Получившийсяна выходе сумматора 9 2 п-разрядныйдвоичный результат записывается врегистр 3 результата.В режиме умножения десятичных чисел по сигналу на входе 10 устройства блок 4 настраивается на формиро(вание десятичных кратных, сумматор9 настраивается на суммированиедесятичных чисел, а выходы коммутаторов 8 соединяются со своими вторымивходами, на которые подаются результач 5ты с выходов соответствующих узлов7 преобразования двоичного кода вдесятичный. Далее одновременно илипоследовательно во времени в регистры1 и 2 загружаются П) -разрядные десятичные сомножители Х и У беэ знаков.После этого в блоке 4 формируютсячетыре десятичных кратных множимого1 Х,2 Х,4 Х и 8 Х, которые поступаютсоответствующим образом на входы 45блока 5, где образуется и частичныхпроизведений множимого Х на множительУ (прИ умножении на одну десятичнуюцифру множителя образуется четыречастичных произведения). Далее в уэ Олах 6 тетрадного суммирования выполняется быстрое двоичное суммированиеравновесовых тетрадных произведений,поступающих на входы этих узлов ссоответствующих выходов 11 блока 5частичных произведений, а получившие. ся на их выходах двоичные результаты поступают на входы соответствующих узлов 7, где производится их преобразование в десятичный код, например, код 8 4 2 1. Десятичные числа с выходов узлов 7 подаются через коммута" торы 8 на равновесовые входы сумматора 9, в котором и производится их окончательное суммирование. Получившийся при этом на выходе сумматора 9 2 а разрядный десятичный результат запи" сывается в регистр Э результата.Время умножения двоичных Т и деиисятичных Т чисел в предлагаемомщустройстве, в предположении что сомножители загружаются во вход" ные регистры 1 и 2 одновременно, при" мерно равно4 5 6 8 3 )И уТпо 4 5 "6+7 В 9где Т- задержка, которую вносит блок с порядковым номером К на структурной схеме устройства (фиг. 1). В известном устройстве 23 эти временасоответственно равны(5 ф "6+ ".Р)ф "5 "Ь "В 9"3 "5 ф 6 "ьУип)ф 5 фьф +ф Ч1где Т - время, необходимое на записьринформации в регистры, аозначает задержку информации на узлах тетрадного суммирования в известном устройстве 21. Пусть и =8, ю =-2, и, кроме этого, пустьчто вполне реально- задержка сигнала на одном логическом элементе), Тогда в предлагаемоми известном устройствах время умножения двоичных и десятичных чисел составляет величинуи 4Т - В 1 Т -40; Т фИТ = ФЬсэ Яо у ю а следовательно, предлагаемое уст ройство при умножении двоичных чисел имеет примерно в 2,2 раза более вы", сокое быстродействие, чем известное. При умножении же десятичных чисел оно примерно в 1,6 раза быстрее известного.