Вычислительное устройство

СОЮЗ СОВЕТСКИХСОЦИАЛИС 7 ИЧБСКИХРЕСПУБЛИК ае ам 359 С 06 Р 7/5 ГТО ОПИСАНИЕ ИЗОБРЕТЕНИЯ ;Н АВТОРСНОМУ СВНВВТВЬСТВУ УВ ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССРПО ДЕЛАМ ИЗОБРВЕНИЙ И (ЛНРЫтИй(71) Киевский ордена Трудового Красного Знамени институт инженеровгражданской авиации(56) 1. Авторское свидетельство СССРВ 1086426, кл, С 06 Р 7/52, 25.03.81(54)(57) ВЫЧИСЛИТЕЛЬНОЕ УСТРОЙСТВОпо авт. св. У 1086426, о т л и ч а ющ е е с я тем, что, с целью расширения функциональных возможностей путем вычисления частного от делениясуммы. квадратов на одно число, вустройство введены (8-1) дополнительных матриц элементов И (8 - количество возводимых в квадрат чисел),причем первые входы элементов И 1-гостолбца г"й дополнительной матрицы(г 8-1) соединены с входом1-го разряда (г+2)-го операнда устройства, второй вход р-го элементаИ 1-го столбца г-й дополнительнойматрицы соединен с входом (1+1)-горазряда (г+2)-го операнда устройства, выход о-го элемента И Я-го столб.ца г-й дополнительной матрицы соединен с (г+3)-м входом (о+1)-го разря"да 6+1)-го сумматора.1 1115Изобретение относится к вычислительной технике и может быть приме- нено в качестве спецпроцессора в ком" плексе с цифровой вычислительной машиной или в специализированных вычислительных устройствах для оперативнрго вычисления групповой операции10По основному авт.св. 9 1086426 известно вычислительное устройство, содержащее (и) сумматоров (п-разрядность операндов), (и) групп коммутаторов, первую группу элементов И, первую группу элементов ИЛИ, причем первый информационный вход "го коммутатора 1"й группы Ц=1,п,.1=1п) соединен с вхо дом -го разряда первого операнда устройства, первый вход К-го разряда ,1 -го сумматора (К=2 и+1; 1 = 1и) соединен с выходом (К)-го разряда ( +1)-го сумматора, а также матрицу элементов И, и-й сумматор, группу элементов НЕ, группу сумматоров по модулю два, вторые группы элементов И, ИЛИ, причем выход в-го коммутатора 1-й группы (в=1п+1) соединен.с первым входом соответствующего сумматора по модулю два соответствующей группы, выходы -го элемента ИЛИ первой группы и (-1)-го 1элемента И первой группы соединены с выходами -го разряда устройства, управляющие входы коммутаторов 1-й группы соединены с выходом (1+1)-го элемента И второй группы, второй информационный вход К-го коммутатора ,1-й группы соединенс входом К-го 40 разряда первого операнда устройства, вторые входы сумматоров по модулю два 1-й группы соединены с выходом (З+1)-го элемента ИЛИ второй группы и первым входом первого разряда 1-го сумматора, выходы сумматоров по модулю два 1-й группы соединены с вторыми входами соответствующих разрядов 1-го сумматора, первые входы элементов И 1-го столбца матрицы соединены с входом 1-го разряда второго операнда устройства, второй вход р-го элемента И 1-го столбца матрицы (р=1, , и) соединен с входом Ц +1)-го разряда второго опе ранда устройства, выход с 1-го элемента И 1 -го столбца матрицы (ц=1, ,и- Ц соединен с третьим входом 047 2(ц+1)-го разряда 9+1)-го сумматора, входы разрядов первого операнда устройства через соответствующие элементы НЕ группы соединены с первыми входами соответствующих разрядов и-го сумматора, вторые входы и-го и (и) -го разрядов и-го сумматора сое-. динены с входами и-го и (п,)-го разрядов второго операнда устройства соответственно, второй вход первого разряда п-го сумматора соединен с шиной единичного потенциала устройства, выход элемента И (и)-го столбца матрицы соединен с третьим входом п-го разряда сумматора, третий вход первого разряда первого сумматора соединен с входом первого разряда второго операнда устройства соответственно, первый вход каждого элемента ИЛИ первой группы соединен с выходом соответствующего сумматора по модулю два и-й группы, второй вход -го элемента ИЛИ первой группы соединен с первым выходом переноса (-1)-го сумматора, первый вход х-го сумматора по модулю два -й группы и первый вход -го элемента И первой группы соединен с выходом (+1)-го элемента И второй группы, второй вход -го сумматора по модулю два 1-й группы, второй вход 1-го элемента И первой группы и первый вход -го элемента ИЛИ второй группы соединен с вторым выходом переноса -го сумматора, второй вход каждого элемента ИЛИ второй группы подключен к выходу соответствующего элемента ИЛИ первой группы, первый вход -го элемента И второй группы соединен с выходом соответствующего элемента ИЛИ первой группы, а второй вход - с выходом промежуточной суммы (и+1)-го разряда (х"1)"го сумматора 11.Недостатком известного устройства являются ограниченные функциональные возможности из-за того, что.в5нем невозможны вычисления вида ) (2./2 Целью изобретения является расширение функциональных возможностей устройства путем вычисления частного от деления суммы квадратов на одно число,Поставленная цель достигается тем, что в вычислительное устройство введены (8-1) дополнительных матриц элементов И (Б - количество возводи115047 4 и записанной в разрядной форме 3 1мых в квадрат чисел), причем первыевходы элементов И 1-го столбца г-йдополнительной матрицы (г=1,28-1) соединены с входом 1-го разряда (г+2)-го операнда устройства, второй вход р-го элемента И 1-го столбца г-й дополнительной матрицы соединен с входом (1+1)-го разряда(6+1) -го сумматора.На чертеже приведена схема предлагаемого вычислительного устройства для случая, когда п=З, 8=3.Устройство содержит сумматоры 1,коммутаторы 2 групп, матрицу элементов И 3, сумматоры 4 по модулю двапервой и второй групп, элементы НЕ 5группы, элементы ИЛИ 6 первой группы, элементы И 7 первой группы, элементы И 8 второй группы, элементыИЛИ 9 второй группы, сумматоры 1 Опо модулю два третьей группы, дополнительные матрицы элементов И 11 и12, входы 13 первого операнда, входы14 второго операнда, входы 15 третьего операнда, входы 16 четвертогооперанда, выходы 17, шину 18 единичного потенциала и шину 19 нулевого по.тенциала.Работу процессора групповых операций, реализующего вычисление зависимости 2+Х+Х 2+, +Х 2 +,+Х 2 у дф3 1 д (,представленной в видеХ +Х +Х 2Х.+.+Х2 3 " 1 " 8 Ы 1 О.чг З глС0-0 00 0 20 Х разрядные матри бой разрядное и 5 г соответственн ы, представляю ображение чис при и " 3, ение (2 чая, ко он Запишем выр том виде для сл и 8=3.) в развернугда п=З,ый з-й разрядмого вектораажению 1=1,2п) определяется екторы Кажд50 ис иО ч (г 1Х, =3уп у (4) е Й - значен переноса из стар ра Х 1, определявыражений Х шего разряда вект мого на основании бозначим в выражении рч рч р ч рчрччХ Х + Х Х + + Х. Х + + Х Х - Е сС = О,11 22 поясним на конкретном примере,где Х.= Я Х. Х. , ь, Х, 1 3 З фьЩДД,разрядные векторы, представляющие софбой разрядные изображения чиселХ;,о 1 О;(1-1)011"13 5ч(1) ч(1) ч(1) ч1 чХ = Х +Х Х -гЕг ."Х =1 Х +2 Х +Х +фХ Д-ЕЕ дч(2) ) ч(1)ф -1(ч(3) ч(З) ч(з)( ч (г)гч(ф) Гч(И) -(1-/ч(1) чя ч(1)П ч ЙХ =Х +2 Х +Х Хл-ЕЕЛ Я- величина, принимающая значения когда 1= 1, Г =1, Х =0 = О.(О) ч(с),При реализации вычислений в соот ветствии с (4) -(6) возможен также один из двух случаев. 20Если при 1-й реализации выражения (5) соответственно (4) оказалось, чтосС = О, а при последующей реализации выражения (5) (т,е. 1=1+1)значение переноса из старшего разряда в выра женин (5) вектора ч(;+ ч(1)-(/ч (;+1) ч(;+1) ч (1+=Х +2 Х +Х +., +Х2равно единице, то принимается, что с(= 1 ивычислительный процесс продол- З 0 жается аналогично (4)-(6),Если в результате х-го вычислителя по выражению с= 1, а при последующем (+1)-м вычислении по выражению (5) вектор 35Ч(1+ ч(1) -1/ч(1 ч (1+4) Ч (1 Ф 1):Х +2 Х +Х Хгчбольше или равен удвоенному вектору2, т,е. выполняется неравенство40 то далее выражение (5 реализуется с удвоенным вектором 2, значение с(, считается равным нулю с(= О, а к 1+1 н 1 45 значению с(1= 1 добавляется единица. Фактически значение 1-го разряда с(чвектора с( представляется в двоичной избыточной системе счисления, т,е. с( может принимать значения О, 1, 2.В основу критерия выполнения второго случая или -й реализации выражений (4)-(6) положено следующее: с(, =1, у значение старшего разряда вектора Б(" ") также должно быть равно единице при равенстве единице старшего разряда вектора 2. При этом, если значение переноса со старшего раэря(141)фда вектора , равно единице, то,ь(принимаетсясГ = О,М= 1, и вычислительный процесс продолжается всоответствии с (4)-(6) .Работа устройства происходит следующим образом.При подаче на входы 13 значенийразрядов Е, ЕЕ вектора Еи на входы 14-16 соответственно раз 2окончания переходного процесса вустройстве на выходе и-го сумматорацо выражению (5) образуется векторХ(", который поступает на второйсумматор 1, а на выходе переносастаршего разряда сумматора 1 и,соответственно, на выходе 17 образуется значение старшего разряда с(,искомого вектора с(, . Далее на входчвторого сумматора 1 поступают векчг р хг ч рторы Х 1, 1, хз и 26, в (оторомпчо выраженйю (5) образуется векторХ ); а на выходе переноса старшего(г.)с,разряда его - нулевой или единичныйсигнал, который в соответствии с (4)поступает на выход 17Аналогично на входы третьего,второго и первого сумматоров 1 постуЧ(Цпают соответственно векторы ХчЕВ(, при этом в соответствии свыражениями (4)-(6) на выходе переноса первого сумматора 1 и, соответственно, на выходе 17 образуется значение разряда искомого вектора с(, .Если на выходе 1; значение с(,=О,а на выходе переноса старшего разрядапоследующего сумматора 1 образуетсяединичный сигнал, то он поступаетра,выход 17 т.е, в этом случаеИ=1. Если на выходе 17 образовалсяединичный сигнал а( = 1, а на выходепромежуточной суммы старшего разрядаЯ)-го сумматора 1 - также единичный сигнал, то в этом случае насоответствующем выходе 17 образуетсяединичный сигнал,. благодаря которомувыражение (5) в (1-1)-м сумматоре 1реализуется с удвоенным вектором ЕПри этом на выходе переноса старшегоразряда (х)-го сумматора 1 образуется единичный сигнал, поступающий навыход 17 . Далее вычислительный процесс продолжается аналогично в соответствии с (4)-(6).Использование дополнительных мат. риц элементов И, а также новых связеймежду ними, позволяет, в отличие отизвестного устройства, в которомАф /7 ИИБИ Заказ 7826 Тираж б 98 Подписно Ужгор ффлатент",ул.Проектная, 4 Увычисляется только значение Х /Е, впредлагаемом устройстве вычислятьчастное от деления суммы квадратов 1115047 8и-разрядных чисел на одно число завремя, равное длительности переходного процесса в схеме.