Цифровое множительно-делительное устройство

(19 51)5 6 0 БРЕТЕНИ юл. М ский э Ульян в, Н.М йин ектротехниче ва (Ленина)Сафьянников 8,8) свиде 606 Е свиде 606 Е свиде 606 Р ельство СС 7/52, 1971, ельство СС 7/52, 1974, ельство СС 7/52, 1978,ИТЕЛ Ь НО-ДЕЛ фровой т быть вычисх в сиЦелью быстроится к ци е и може ированных спользуем 1 равления вышение 10 ГОСУДАРСТВЕННЫЙ КОМИТЕТПО ИЗОБРЕТЕНИЯМ И ОТКРЫТИЯПРИ ГКНТ СССР ПИСАНИЕ ИЗО АВТОРСКОМУ СВИДЕТЕЛЬС(56) АвторскоеМ 392495, кл,АвторскоеМ 553614, кл.АвторскоеМ 742935, кл,(54) ЦИФРОВОЕ МНОЖ ТЕЛЬНОЕ УСТРОЙСТВО (57) Изобретение относ вычислительной техни применено в специализ лительных устройствах, и стемах автоматического у изобретения является по действия работы устройства в следящем режиме. Устройство содержит входы 8, 9 первого и второго операндов устройства, входы 10 и 11 третьего и четвертого операндов устройства, вычитатели 1 и 2, накапливающий сумматор 7, сумматор 3 и умножители 5 и 6. Сущность изобретения состоит в создании быстродействующего цифрового устройства для выполнения множительноделительной операции при одновременном выполнении операции суммирования с использованием итерационного метода реализации, позволяющего отслеживать изменения входных величин в процессе непрерывного формирования результата посредством организации структуры с отрицательной обратной связью для выработки компенсирующих воздействий при получении результата и с повышением благодаря этому быстродействия при отработке приращений. Цель изобретения достигнуТа за счет введения умножителей, сумматора и новых связей, 2 ил.Изобретение относится к вычислительной технике и может быть применено в специализированных вычислительных устройствах, используемых в системах автоматического управления.Известно устройство для умножения и деления, содержащее генератор, два делителя частоты, два счетчика и выполняющее операции умножения и деления одновременно. Начальная установка устройства сводится к вводу в первый счетчик дополнительного кода первого сомножителя А и установке кодов второго сомножителя В и делителя С в делители частоты в качестве коэффициентов деления, Результат множительно-делительной операции устанавливается во втором счетчике за время т = АВТО (где То - период следования импульсов генератора),Недостатками устройства являются низкое быстродействие и малая помехоустойчивость, обусловленную отсутствием следящего режима работы,Известно быстродействующее множительно-делительное устройство, выполняющее операции умножения и деления одновременно и содержащее три регистра, три сумматора, блок управления, Устройство формирует результат преобразования с и-разрядными операндами за 9 шагов, где 1 9 п,Недостатком устройства является низкая помехоустойчивость, обусловленная отсутствием следящего режима работы,Наиболее близким к предлагаемому является устройство, которое осуществляет множительно-делительные операции с использованием принципа слежения за изменением входных величин, что ускоряет процесс при работе в следящем режиме. Повышается помехоустойчивость устройства, поскольку оно одновременно выполняет дополнительную функцию суммирования,Устройство-прототип осуществляет множительно-делительную операцию и опеХУ рацию суммирования вида Е = + И сЧ использованием принципа слежения за изменением входных величин, т.е. производит операции не с самими входными величинами, а с их приращениями фиксированно, с запоминанием приращений всех аргументов вне зависимости от их величин,Алгоритм функционирования определен при помощи вычисления конечно-разностного уравнения вида У+АУ Х- Х+ У+ где Х, У, Ч, И/ - величины операндов;5 ЛХ, ЛУ, ЬЧ, ЬИ/ - приращения операндов;ЛЕ - приращение результата,Множительно-делительная операцияосуществляется за 4 такта.10 Быстродействие устройства определяется следующим образом:ЬХтреш = т 1 + 72 + тз+Ч +ЬЧ15ЛУ + ЬЧ Ч+ЬЧ Ч+ЬЧ При максимальных приращениях входных20 величин, т.е, при предыдущих значениях Х=У==- Ч = О, и их приращениях ЛХ = Х макс, ЛУ == Умакс, ЛЧ = Чмакс АИ = ЧЧмакс быстродействие характеризуется величиной среш == 3 ед, времени, причем единица времениравна 2" периодам Тс тактовой частоты, Тогда треш = 3(2"То), где и - разрядность операндов. Максимальное время решенияопределяется при Х = У =Ч = 1, ЛЧ = О, ЛХ == 2093056 То.Недостатком прототипа является низкое быстродействие, вызванное необходимостью преобразования в процессевычислений параллельного кода в частоту,Цель изобретения - повышение быстродействия работы устройства в следящем режиме,Поставленная цель достигается тем, чтов цифровое множительно-делительное устройство, содержащее два вычитателя и сумматор, причем выход сумматора соединен свыходом результата устройства и входомуменьшаемого первого вычитателя, вход вычитаемого которого соединен с входом первого слагаемого сумматора, введены дваумножителя и накапливающий сумматор,причем входы первого и второго операндовустройства соединены с входами первого ивторого сомножителей соответственно первого умножителя, выход которого соединенс входом уменьшаемого второго вычитателя, вход вычитаемого которого соединен свыходом второго умножителя, входы первого и второго сомножителей которого соединены с входом третьего операндаустройства и выходом первого вычитателяустройства, выход второго вычитателя соединен с информационным входом накапли5 10 15 20 25 сумматор 30 35 40 45 50 55 вающего сумматора, выход которого соединен с входом второго слагаемого сумматора, вход первого слагаемого которого соединен с входом четвертого операнда устройства, вход синхронизации которого соединен с входом разрешения записи накапливающего сумматора.Сущность изобретения состоит в создании быстродействующего цифрового устройства для выполнения множительноделительной операции при одновременном выполнении операции суммирования с использованием итерационного метода реализации, позволяющего отслеживать изменения входных величин в процессе непрерывного формирования результата посредством организации структуры с отрицательной обратной связью для выработки компенсирующих воздействий при получении результата и с повышением благодаря этому быстродействия при отработке приращений.На фиг. 1 изображена схема предлагаемого устройства; на фиг. 2 - накапливающий Устройство содержит два вычитателя 1 и 2 и сумматор 3, причем выход сумматора 3 соединен с выходом 4 результата устройства и входом уменьшаемого вычитателя 1,вход вычитаемого которого соединен с входом первого слагаемого сумматора 1, два умножителя 5 и 6 и накапливающий сумматор 7, причем входы 8 и 9 первого и второго операндов устройства соединены с входами первого и второго сомножителей соответственно умножителя 5, выход которого соединен с входом уменьшаемого вычитателя 2, вход вычитаемого которого соединен с выходом умножителя б, входы первого и второго сомножителей которого соединены с входом 10 третьего операнда устройства и выходом вычитателя 1 устройства, выход вычитателя 2 соединен с информационным входом накапливающего сумматора 7, выход которого соединен с входом второго слагаемого сумматора 3, вход первого слагаемого которого соединен с входом 11 четвертого операнда устройства, вход 12 синхронизации которого соединен с входом разрешения записи накапливающего сумматора 7,Устройство работает следующим образом,На входах 8 - 11 присутствуют и-разрядные коды типа 8 - 4 - 2-1 операндов Х, У, Ч, ЧЧ соответственно, причем 0Х1; 0У1;0 Ч 1;0 Ю 1;Ч Х У 2", С входа 12 на вход разрешения записи накапливающего сумматора 7 поступают сигналы синхронизации СК. Пусть в начальный момент времени разряды накапливающего сумматора 7 находятся в нулевом состоянии, При необходимости возможна, например, организация процесса сброса накапливающего сумматора синхронно с сигналом С.К, так как показано на фиг. 2, Тогда на выходе сумматора 3, выполненного, например, в виде комбинационного сумматора, и выходе 4 устройства формируется код числа ЧЧ, а на выходе вычитателя 1 - "0", При этом с выхода умно- жителя б, выполненного, как и умножитель 5, например, на базе БИС матричного умно- жителя К 1802 ВР 4 или К 1802 ВР 5, на вход вычитаемого вычитателя 2 поступит код "0", На входе уменьшаемого вычитателя 2 присутствует код ХУ, причем с выходов умножителей 5 и б снимаются старшие и разрядов кодов произведений. При этом на информационном входе накапливающего сумматора 7 присутствует код числа Ь 1 = ХУ и на его выходе сформируется код числа Я 1 = ХУ по переднему фронту сигнала С К. Длительность сигнала С К должна быть не меньше времени задержки накапливающего сумматора 7, а период его следования - не меньше суммарной задержки элементов 6, 2, 7, 3 и 1.В результате первой итерации на выходе 4 устройства и выходе вычитателя 1 формируются коды чисел 21 = ХУ + И/ и ХУ соответственно.При этом с выхода умножителя 6 на вход вычитаемого вычитателя 2 поступает код ХУЧ, а на его выходе формируется код приращения Ь 2 = ХУ - ХУЧ = ХУ(1-Ч), поступающего на информационный вход накапливающего сумматора 7. Этот код суммируется с содержимым накапливающего сумматора 7 и с приходом сигнала СК на выходе последнего устанавливается код Я 2= Я 1+ й=ХУ+ХУ(1-Ч).Таким образом, на выходе 4 устройства в результате второй итерации формируется код 22 = Я 2 + ЧЧ = ХУ + ХУ - ХУЧ + ЧЧ = ХУ + + ХУ(1-Ч) + ЧЧ.В процессе выполнения третьей итерации с выхода вычитателя 1 на вход второго сомножителя умножителя б поступает код 22 " В/ = ХУ + ХУ(1-Ч). Тогда на входе вычитаемого вычитателя 2 появляется код числа (22-0/)Ч = ХУ + ХУ(1 - ЧЧ, В результате работы вычитателя 2 на информационный вход сумматора 7 поступает код приращения Ьз = ХУ - гХУ + ХУ(1-Ч)Ч = ХУ(1-Ч) и суммируется с его кодом. По переднему фронту следующего сигнала СЕК результат суммирования Яз появится на выходе накапливающего сумматора Яз = Я 2+ й = ХУ ++ ХУ(1-Ч) + ХУ - ХУ + ХУ(1-Ч)Ч = ХУ + + ХУ(1-Ч) + ХУ(1-Ч), Далее процесс повторяется по очередным итерациям,В качестве вычитателей 1 и 2 можно использовать, например, микросхему К 555 ИМ 7, Накапливающий сумматор 7 может быть реализован на основе приемных регистров любой серии, например, К 531 ИР 24, и сумматора К 555 ИМЗ. Умножители 5 и 6 могут быть выполнены, например, на основе матричного умножителя К 1802 ВР 4 или К 1802 ВР 5,Эти элементы могут быть реализованы и, например, на основе базового матричного кристалла или в виде специализированной интегральной схемы,В основу построения устройства положен принцип следящего формирования множител ьно-дел ител ьной зависимости трех аргументов с одновременным суммированием четвертого аргумента при помощи организации итерационного процесса, приводящего к установлению результата при равенстве произведения аргументов делимого произведению аргумента делителя и предыдущего результата с аддитивным учетом аргумента слагаемого, что достигается посредством итерационного процесса на основе автоматической компенсации задаваемых и вырабатываемых в процессе работы данных, благодаря чему необходимый режим динамического равновесия устанавливается оперативно в зависимости от приращения аргументов.Итерационный процесс работы устройства выполняется в соответствии с форму- лой где гп - номер текущей итерации.На информационный вход накапливающего сумматора 7 в дальнейшем поступают коды приращенийЬ 4 = ХУ(1-Ч),= ХУ(1-Ч) (2)Так как Х, У, Ч находятся в диапазоне от нуля до единицы, а а растет, то очевидно, что код накапливающего сумматора 7 получает ряд сходящихся к нулю приращений. Тогда при нулевом приращении, т,е, Ь,п = 0 выполняется условие, когда Яв = Зв,Следовательно, на выходе сумматора 7 формируется код числа в соответствии с выражением (1) ХУОтсюда Яп = Яп=, а значит, наЧвыходе 4 устройства сформируется следую 5 щий код ХУ2 щ = Яп.1+ ЧЧ = -- + ЧЧЧ 10 Дальнейшее прохождение сигналовС К приводит к фиксации в накапливающем сумматоре 7 полученного результата, так как последующие нулевые приращения не изменяют значение его кода.15 Приняв абсолютную погрешность, соответствующую весу младшего п-го разряда операндов, определяют количество щ итераций, необходимые для достижения заданной точности приближения, Из выражения 20 (2) где а - номер итерации.25 Логарифмируя уравнение (4), получают и п 2+и Х+и Уп 1 -1 30 Приняв время выполнения одной итерации равным периоду То следования сигналов С К, время решения определяется как Максимальное время решения определяется при Х=У=1-2"; Ч=2".В этом случае иП 2+и 1 - 2 " +и 1 - 2ь(1 - г ") Например, для 10-разрядных операндов реш = 7093 То, что примерно в 300 раз меньше максимального времени решения устройства-прототипа.Таким образом, быстродействие предлагаемого устройства выше быстродействия известного устройства, Одновременно предлагаемое устройство проще прототипа, так как в нем не используются четыре блока вычитания, шесть ячеек памяти, семь элементов И, один регистр, преобразователь1730623 20 Составитель А.Петров Редактор Л.Пчолинская Техред М.Моргентал Корректор Н.Ревска Заказ 1512 Тираж Подписное ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ С 113035, Москва, Ж, Раушская наб., 4/5 Производственно-издательский комбинат "Патент", г. Ужгород, ул,Гагарина, 10 кода-частота, два счетчика, Кроме того, оноболее технологично и надежно, имеет меньшие габариты и массу,Формула изобретения 5 Цифровое множительно-делительное устройство, содержащее два вычитателя и сумматор, причем выход сумматора соединен с выходом результата устройства и входом уменьшаемого первого вычитателя, 10 вход вычитаемого которого соединен с входом первого слагаемого сумматора, о т л ич а ю щ е е с я тем, что, с целью повышения быстродействия работы устройства в следящем режиме, оно содержит два умножителя 15 и накапливающий сумматор, причем входы первого и второго операндов устройства соединены с входами первого и второго сомножителей соответственно первого умно- жителя, выход которого соединен с входом уменьшаемого второго вычитателя, вход вычитаемого которого соединен с выходом второго умножителя, входы первого и второго сомножителей которого соединены с входом третьего операнда устройства и выходом первого вычитателя, выход второго вычитателя соединен с информационным входом накапливающего сумматора, выход которого соединен с входом второго слагаемого сумматора, вход первого слагаемого которого соединен с входом четвертого операнда устройства, вход синхронизации которого соединен с входом разрешения записи накапливающего сумматора.