Устройство для умножения

(71) Научно-исследовательский институт электронных вычислительных машин (72) А.А.Шостак и В,В.Яскевич .(56) Авторское свидетельство СССР )Ф 888.1 09, кл. 6 06 Е 7/52, 1978.Авторское свидетельство СССР М 1529215, кл, 6 06 Е 7/52, 1988,(54) УСТРОЙСТВО ДЛЯ УМНОЖЕНИЯ (57) Изобретение относится к вычислительной технике и можетбыть использовано при разработке быстродействующих устройств умножения чисел, удобных для изготовления сприменением БИС и СБИС, Целью 1714593 А 1 изобретения является повышение достоверности получаемого результата и расширение функциональных возможностей устройства за счет умножения 2 п-разрядных сомножителей. В устройство, содержащее блоки 1 вычисления разрядных значений произведения, буферные регистры первой 2 и второй 3 групп и первую группу коммутаторов 6, введены буферные регистры третьей 4 и четвертой 5 групп и вторая группа коммутаторов 7, что дает возможность осуществлять контроль функционирования узлов и блоков устройства и восстановление на уровне микрокоманды вычислительного процесса после возникновения сбоя в работе устройства. Сомножители могут быть представлены в любой позиционной системе счисления. 1 ил.Изобретение относится к вычислительной технике и может быть использовано приразработке быстродействующих устройствумножения чисел, удобных для изготовления с применением БИС и СБИС(сомножители могут быть представлены в любойпозиционной системе счисления).Известно устройство умножения, содержащее регистры множимого и множителя, накапливающий сумматор, и 10одноразрядных узлов умножения (и - разрядность сомножителей), и двухразрядныхсумматоров и и буферных регистров,Основными недостатками данного устройства являются низкое быстродействие 15(ввиду большой длительности такта работыустройства) и низкая достоверность вычислений,Известно также устройство умножения,содержащее регистр множимого, и блоков 20вычисления разрядных значений произведения (и - разрядность сомножителей) и двегруппы по и буферных регистров.Это устройство имеет более высокоебыстродействие, так как длительность такта 25его работы сведена к минимуму. Недостатком его является низкая достоверность вычислений,Наиболее близким к предлагаемому яв. ляется устройство, содержащее и блоков 30вычисления разрядных значений произведения (и - разрядность. множимого) двегруппы по и буферных регистров и и коммутаторов, причем входы множителя блоковвычисления разрядных значений произведения соединены с входом множителя устройства, входы множи 1 чого - с выходами. соответствующих коммутаторов, входы первого слагаемого с выходами соответствующих буферных регистров первой группы, 40входы второго слагаемого с выходами соответствующих буферных регистров второйгруппы, входы буферных регистров первой .и второй групп соединены соответственно свыходами старшего и младшего разрядов 45соответствующих блоков вычисления. разрядных значений произведения, выход первого буферного регистра второй группыподключен к первому выходу устройства,первый вход коррекции которого соединен 50с входом второго слагаемаго последнегоблока вычисления разрядных значений произведения, первые информационные входыкоммутаторов соединены с выходами соответствующих разрядов регистра множимого, второй информационный вход первогокоммутатора соединен с вторым входомкоррекции устройства, управляющий входкоторого соединен с управляющими входами п коммутаторов, вторые информационные входы коммутаторов с второго по п-й соединены с входами старших разрядов блоков вычисления разрядных значений произведения с первого по (и)-й соответственно, выходы буферных регистров второй группы образуют второй выход устройства.Известное устройство удобно для изготовления с применением БИС, отличается достаточно высоким быстродействием, Недостатком этого, так же как и всех перечис.- ленных устройств, являются низкая достоверность получаемых результатов ввиду отсутствия средств контроля функционирования узлов и блоков устройства. и невозможность .восстановления на уровне микрокоманды вычислительного процесса после возникновения сбоя в работе устройства, а также невозможность умножения на нем чисел разрядностью 2.п беэ введения значительных дополнительных аппаратурных затрат (необходимо вдвое увеличить количество всех узлов и блоков или использовать накаппивающйй сумматор и достаточно сложное устройство управления).Целью изобретения. является повышение достоверносТи получаемого результата за счет обеспечения контроля каждой микрокоманды путем ее повтора или за счет восстановления вычислительного процесса после сбоя путем повторного выполнения ошибочной микрокоманды, а также расширение функциональных возможностей устройства(за счет обеспечения вычисления на нем 2 и-разрядных сомножйтелей).Поставленная цель достигается тем, что в устройство умножения, содержащее и блоков вычисления разрядных значений произведения (и - разрядность множимого), первую и вторую группы по и буферных ре:- гистров и первую группу из и коммутаторов, причем входы множителя и блоков вычисления разрядных значений произведения соединены с входом множителя устройства, выходы старшего и младшего разрядов 1-го блока вычисления разрядных значений п роизведения ( = 1,и) соединены соответственно с информационными входами 1-х буферных регистров первой и второй групп, выход первого буферного регистра второй группы подключен к выходу устройства, первый управляющий вход которого соединен с входами записи буферных регистров первой и второй групп, второй управляющий вход устройства соединен с упрэвлдющим входом и-го коммутатора первой группы, дополнительно введены третья и четвертая группы по и буферных регистров и вторая группа иэ и коммутаторов, причемвходами разрешения записи регистров 2 и 3, третий управляющий вход 12 устройства соединен с входами разрешения записи регистров 4 и 5, четвертый управляющий вход 15 13 устройства - с управляющими входами 2030 35 40 быть реализованы на синхронных двухтакт 50 зации и общая цепь установки в нулевое входы первого и второго слагаемых 1-го блока вычисления разрядных значений произведения соединены соответственно с выходами 1-х коммутаторов первой и второй групп, выход 1-го буферного регистра первой группы соединен с информационным входом 1-го буферного регистра третьей группы и первым информационным входом 1-го коммутатора второй группы, второй информационный вход которого соединен с выходом 1-го буФерного регистра третьей группы, выход 1-го буферного регистра второй группы соединен с информационным входом 1-го буферного регистра четвертой группы, выход 1-го буФерного регистра второй группы= 2;,и) соединен с первым информационным входом О)-го коммутатора первой группы, второй информационный вход которого соединен с выходом 1-гобуферного регистра четвертой группы, выход первого буферного регистра второй группы соединен с первым информацион-. ным входом и-го коммутатора первой группы, второй информационный вход которогоподключен к входу коррекции устройства, 2 третий управляющий вход которого соединен с входами:разрешения записи буферных регистров третьей и четвертой групп, четвертый управляющий вход устройства - с управляющими входами коммутаторов первой и второй групп (кроме и-го коммутатора первой группы); вход множимого 1-го блока вычисления разрядных значений произведения соединен с 1-м разрядом входа множимого устройстваНа чертеже приведена структурная схема предлагаемого устройства умножения.Устройство содержит и блоков 1 вычисления разрядных значений произведения (и - разрядность множимого), по и буфер-. ных регистров первой 2, второй 3, третьей 4 и четаертой 5 групп, первую 6 и вторую 7 группы по.и коммутаторов каждая, входы 8-10 множителя, множимого и коррекции устройства соответственно, первый 11; вто рой 14 и третий 12 и четвертый 13 управляющие входы устройства, выход 15 устройства. Вход множителя 1-го блока 1 ( = = 1,.;.,и) соединен с входом 8 множителя устройства, вход множимото - с входом 1-го разряда входа 9 множимого устройства, вход первого слагаемого - с выходом 22 1-го коммутатора 6, вход второго слагаемого - с выходом 23 1.-го коммутатора 7, выходы 16 и 17 старшего и младшего разрядов-го блока 55 1 соединены с информационными входами соответственно 1-х регистров 2 и 3, выходы 18 и 19 которых соединены с информационными входами соответственно 1-х регистров 4 и 5 и первыми информационными входами" соответственно 1-го коммутатора 7 и (1-1)-го коммутатора 6, вторые информационные входы которых соединены соответственно с выходами 20 и 21 1-х регистров 4 и 5, выход 19 первого регистра 3 соединен с выходом 15 устройства и первым информационным входом и-го коммутатора 6, второй информационный вход которого подключен к входу 10 коррекции устройства, первый управляющий вход 11 которого соединен с коммутаторов 6 и 7 (кроме и-го коммутатора 6), второй управляющий вход 14 устройства - с управляющим входом и-го коммутатора 6.Рассмотрим функциональное назначение и реализацию узлов и блоков,устройства.Блоки 1 предназначены для вычисления разрядных значений произведения сомножителей с учетом поступающих на его входы первого и второго слагаемых по формуле Г =-АВ+ С+ О,где А, В, С, О - одноразрядные числа,Блоки 1 могут быть реализованы самыми различными методами и средствами в зависимости от требований к быстродействию, регулярности структуры и т,п., в частности, возможно выполнение в виде ПЗУ (постоянного запоминающего устройства) или в виде комбинационных схем, например в виде ячеистой сгруктуры (фиг,2),Буферные регистры 2 - 5 предназначеныдля хранения формируемых на выходах 16 и 17 блока 1 старших и младших разрядов разрядных произведений. Все они могут ных ОЧ-триггерах с входами установки в нулевое состояние, запись а которые осуществляется по синхроимпульсупри наличии разрешающего потенциала на их Ч- входах (входах разрешения записи регистров 2 - 5). Ка чертеже условно не показаны цепи синхронизации и установки в нулевое состояние регистров 2-5 устройства, однако используется общая цепь синхронисостояние всех регистров Коммутаторы 6 и 7 предназначены дляпередачи на входы первого и второго слагаемых соответствующих блоков 1 информации с их первых или вторых информационных входов (выходов 18 и 19 регистров 2 и 3 или выходов 20 и 21 регистров 4 и 5) в зависимости от сигнала на их управляющих входах, Коммутаторы 6 и 7 могут быть реализованы на злементах 2 ИИЛИ.Рассмотрим работу устройства для следующих случаев.1. Умножение и-разрядных сомножителей на устройстве, не имеющем встроенных средств контроля, с организацией контроля путем повтора каждой микрокоманды и сравнения результатов вычислений.11, Умножение и-разрядных сомножителей на устройстве, содержащем встроенные средства контроля, с организацией восстановления после сбоя путем повторения сбойной микрокоманды,11. Умножение 2 и-разрядных сомножителей.Устройство работает следующим образом.В исходном состоянии регистры 2-5 обнулены.1, Если устройство не имеет встроенных средств контроля правильности выполнения операции умножения, то можно организовать контроль функционирования устройства с использованием имеющейся в нем аппаратуры следующим способом: каждая микрокоманде в устройстве повторяется дважды, полученные результаты выполнения микрокоманды сравниваются на схеме сравнения, которая при несовпадении информации выдает сигнал об ошибке в вычислениях,Умножение и-разрядных сомножителей в устройстве производится эа 4 и тактов, которые условно можно разделить на 2 и цик- лов по.деа такта в каждом, В каждом цикле каждый блок 1 вычисляет два разрядных произведения с использованием одноименных разрядов множимого и множителя и одинаковых разрядных слагаемых, При сравнении полученных разрядныхпроизведений схема сравнения (не показана) выдает сигналы о правильности работы устройства.Перед началом работы устройства на его вход 13 подается сигнал, настраивающий коммутаторы 6 и 7 на передачу информации с выходов 20 и 21 регистров 4 и,5 на соответствующие входы слагаемых блоков 1, На вход 14 устройства подается сигнал, настраивающий и-й коммутатор 6 на передачу информации с входа 10 коррекции устройства,В.каждом иэ и первых циклов работы устройства на его вход 8 поступает по одному разряду значения множителя, начиная с младшего разряда, При этом в каждом такте каждого цикла в 1-м ( = 1и) блоке 1 производится умножение разряда множителя, поступающего на его вход множителя с входа 8 устройства, на 1-й разрядмножимого, поступающий на его вход множимого с входа 9 множимого устройства и прибавление кмладшему разряду получившегося при этомпроизведения через входы первого и второго слагаемого блока 1 младшего разряда5 произведения (1+1)-го блока 1, сформированного в предыдущем цикле и хранимого в(+1)-м регистре 5, и старшего разряда произведения 1-го блока 1, сформированного впредыдущем цикле и хранимого в 1-м реги 10 стре 4.В конце каждого такта каждого цикла по .сигналу на входе 11 устройства сформированные 1-м блоком 1 старший и младшийразряды произведения с его выходов 16 и 1715 записываются в 1-е регистры, соответствен-.но 2 и 3. Одновременно с этим по сигналу на.входе 12 устройства с выходов 18 и 19. регистров 2 и 3 в регистры 4 и 5 переписываетсяинформация, сформированная блоками 1 в20 предыдущем такте (для первого такта цикла- это разряды произведения предыдущегоцикла, а во втором такте цикла - разрядыпроизведения этого же цикла).Таким образом; после выполнения ето 25 рого такта каждого цикла в регистрах 2 и.4,а также в регистрах 3 и 5 при правильномфункционировании устройства должна храниться одинаковая информация, поэтомувыходы 18 и 20, 19 и 21 регистров 2 и 4, 3 и30 5 попарно подключаются к входам схемсравнения (не показаны), которые вырабатывают сигналы об ошибке при несовпадении сравниваемой информации;После выполнения и первых циклов на,35 вход 8 множителя устройства поступает нулевая информация и далее осуществляетсяеще дополнительно и циклов, в течение которых иэ устройства выводится с соответствующим преобразованием информация,40 хранимая в регистрах 4 и 5 (вывод этой информации также подвергается контролю спомощью схем сравнения),Вывод 2,и-разрядного произведениясомножителей в устройстве осуществляется45 через его выход 15 по одному разряду вкаждом цикле. В рассмотренном случае наеход 10 коррекции устройства ео всех тактахподается нулевая информация, В тех же случаях, когда требуется получить округленное50 произведение, необходимо в первом циклеработы устройства на его вход 10 податькорректирующую информацию (для округления 2 и-разрядного произведения и-разрядных сомножителей, представленных в55 двоично-кодированной шестнадцатиричнойсистеме счисления необходимо подать впервом цикле работы на вход 10 двоичныйкод 1000), Зто позволяет осуществить округление результата беэ дополнительных временных затрат, Кроме того, вход 10 можетбыть использован также для введения результирующей коррекции по знакам множймого и множителя в случае умножения чисел в дополнительном коде.11. Если устройство содержит встроен ные средства непрерывного контроля его 10 15 устройства подаются сигналы, настраивающие коммутаторы 6 и 7 на передачу инфор-. 18 и 19 регистров 2 и 3), В каждом из и первых тактов работы 25 теля; поступающего.на его вход множителя 30с входа 8 множителя устройства, на 1-й раз 35 старшего разряда произведения 1-го блока 40 и 19 1-х регистров 2 переписываются соот ветственно старший и младший разряды произведения 1-го блока 1 сформированные в предыдущем такте, Таким образом, после окончания каждого такта в регистрах 2 и 3 55 узлов и блоков, которые могут быть выполнены любыми известными способами, на- примеР, дублированием или контролем по модулю (не показаны), то можно организовать восстановление вычислительного процесса после воздействия сбоя путем повторного выполнения микрокоманды,приведшей к ошибке. результата.Рассмотрим сначала работу устройства без сбоев. Умножение и-разрядных сомножителей в этом случае производится за 2,п тактов. Перед началом работы на входы 1.3 и 14 мации с их первых информационных входов (входа 10 коррекции устройства и выходов устройства на его вход 8 поступает по одному разряду значение множителя, начиная с младшего разряда; При этом в 1-м блоке 1производится умножение разряда множи-ряд множимого, поступающего на его вход множимого с входа 9 множимого устройства, и прибавление к младшему разряду получившегося при этом произведения через входы первого и второго слагаемых блока 1 младшего . разряда произведения (1+1)-го блока 1, сформированного в предыдущем" такте и хранимого в (+1)-м регистре 3, и 1, сформированного в предыдущем такте ихранимого в 1-м регистре 2.В конце каждого такта по сигналу навходе 11 устройства сформированные 1-м блоком старший и младший разряды произведения с его выходов 16 и 17 записываются в 1-е регистры 2 и 3 соответственно. Одновременно с этим по сигналу на входе 12 устройства в 1-е регистры 4 и 5 с выходов 1.8 хранится информацияполученная в настоящем такте, а в регистрах 4 и 5 - информация, полученная в предыдущем такте работы устройства.После выполнения и первых тактов на вход 8 множителя устройства поступает нулевая информация и далее осуществляетсяеще дополнительно и тактов,.в течение которых из устройства выводится с соответСтвующим преобразованием информация,хранимая в регистрах 2 и 3, причем процесссохранения в каждом такте в регистрах 4 и5 информации о результатах вычисленийпредыдущего такта продолжает осуществляться до завершения работы устройства.В ы вод 2 п-разрядного результата произведения сомножителей в устройстве осуществляется через его выход 15 по одномуразряду в каждом такте его работы. Как и вописанном первом случае работы устройства, вход 10 коррекции устройства можетбйть использован для округления результата и для введения коррекции по знакам множимого. и множителя в случае умножениячисел в дополнительном коде.Теперь рассмотрим работу устройствапри обнаружении ошибки схемами встроенного контроля. При получении сигналаошибки в устройстве организуется повторное выполнение такта, в котором произошла ошибка (предполагается, что схемывстроенного контроля обнаруживают ошибки, возникшие в такте, предшествующемвыполняемому такту). Для этого на вход 13устройства подается сигнал, настраивающий коммутаторы 6 и 7 на передачу информации с выходов 20 и 21 регистров 4 и 5 навходы слагаемых соответствующих блоков1, а на вход 8 множителя устройства подается разряд множителя, который участвовал впредыдущем такте. Таким образом, на всехвходах блоков 1 восстанавливается информация, аналогичная той, что присутствует наэтих входах перед началом предыдущеготакта, в котором возникла ошибка.Далее выполняется такт повторного вычисления блоками 1 разрядных произведений с записью результатов по сигналу навходе 11 устройства в регистры 2 и 3, однаков конце этого такта на вход 12 устройства5 сигнал разрешения записи в регистры 4 и 5 .не подается и в этих регистрах сохраняетсястарая информация (о такте, предшествующем ошибочному). Если после этого дополнительного повторного такта вновь схемамивстроенного контроля была обнаруженаошибка, то выполняется еще одна попыткаповторения с использованием информации,сохраняемой в регистрах 4 и 5. Путем установления предела количества попыток повторения можно определить переходустройства из состояния сбоя в состояниеотказа, при котором производится остановка вычислений,Если после повторного выполнениямикрокоманды ошибка не обнаружена, топроизводится возврат к нормальной конфигурации устройства. Для этого на его вход 13 подается сигнал, настраивающий коммутаторы 6 и 7 на передачу информации с их первых информационных входов (выходов 18 и 19 регистров 2 и 3), на вход 8 устройства подается очередной разряд множителя и в последующих тактах под управлением сигналов на входе 12 устройства разрешается перезапись информации из регистров 2 и 3 в регистры 4 и 5, сохраняя таким образом информацию о предыдущих тактах,1 И. Вычисление на устройстве произведения 2 п-разрядных сомножителей производится по следующему алгоритму; поочередно выполняется умножение соот- ветствующего разряда множителя на младшие и разрядов множимого и на старшие п разрядов множимого с записью этих произведений в двухразрядном коде в две пары групп буферных регистров 2, 3 и 4, 5, т.е, одновременно сохраняются две суммы частичных произведений, поочередно участвующие в процессе вычислений.Умножение. 2 п-разрядных сомножителей в устройстве выполняется за 7 п тактов, в первых 4 п из которых производится собственно перемножение разрядов мйожимого и.множителя и вывод 2 п младших разрядов результата, а в оставшихся Зп тактов осуществляется вывод из устройства 2 п старших разрядов произведений сомножителей;Таким образом, весь процесс умножения 2 п-разрядных сомножителей можно разделить на два этапа: первый этап включает 4 п тактов и второй этап включает Зп тактов работы устройства.Перед началом работы на вход 13 устройства подается сигнал, настраивающий коммутаторы 6 и 7 (кроме и-го коммутатора 6) на передачу информации с их вторых информационных входов (выходов 20 и 21 регистров 4 и 5),Первый этап работы устройства (первые 4 п тактов) можно условно разбить на 2 п циклов по два такта в каждом, причем в каждом цикле на вход 8 устройства поступает по одному разряду значение множителя, начиная с младшего разряда. В первых тактах циклов вычисляется сумма частичных произведений разрядов множителя на младшие и разрядов множимого с подсуммированием через вход первого слагаемого и-го блока 1 соответствующих разрядов суммы.частичных произведений разрядов множителя на старшие и разрядов множимого, которая вычисляется во вторых тактах циклов, т.е, в, первом такте каждого цикла на вход 14 устройства подается сигнал, настра ивающий и-й коммутатор 6 на передачу информации с выхода 19 первого регистра 3 на вход первого слагаемого.п-го блока 1; на вход 9 множимого устройства поступают младшие п разрядов множимого, При этом в 1-м блоке 1 производится умножение соответствующего разряда множителя, поступающего на его вход множителя с входа 8 множителя устройства, на 1-й разряд множи 10 мого, поступающего на его вход.множимого с входа 9 множимого устройства и прибавление.к младшему разряду получившегося при этом произведения черезвходы первого и второго слагаемого блока 1 младшего разряда произведения (1+1)-го блока 1,15 сформированного в первом такте. предыдущего цикла и хранимого в (1+1)-м регистре 5(для и-го блока 1 через вход первого слагаемого прибавляется соответствующий .разряд суммы частичных произведений разрядов множителя на старшие и разрядов множимогосформированный во втором такте предыдущего цикла и хранимый в пер-. вом регистре 3); В конце первого такта каждого цикла посигналу на входе 12 устройствасодержимое 30 1-х регистров 2 и 3 переписывается в 1-е регистры 4 и 5; а по сигналу на входе 11 устройства сформированные 1-м блоком 1 старший и младший разряды произведения с его выходов 16 и 17 записываются в 1-е регистры 2 и 3 Во втором такте каждого цикла на вход 14 устройства подается сигнал, настраивающий и-й коммутатор 6 на передачу информации с входа 10 коррекции устройства (на котором присутствует нулевая информация) на вход первого слагаемого п-го блока 1, на вход 9 множимого устройства поступают 40 старшие и разрядов множимого, при этом в 45 1-м блоке 1 производится умножение соответствующего разряда множителя (того же, что и в первом такте этого цикла), поступающего с входа 8 устройства, на (1+и)-й разряд множимого, поступающего с входа 9 50 множимого устройства и прибавление к младшему разряду получившегОся при этом произведения соответствующих разрядных слагаемых, сформированных во втором такте предыдущего цикла и хранимых в буферных регистрах 4 и 5; В конце второго такта каждого цикла по сигналу на входе 11 устройства сформированные 1-м блоком 1 старший и младший разряды произведения с его выходов 16 и 17 записываются в 1.-е регистры 2 и 3,и старшего разряда произведения 1-го блока 1, сформированного в первом такте пред ыдущего цикла и хранимого в 1-м регистре 4Кроме того, в конце второго такта по сигналу на входе 12 устройства производится перезапись разрядов произведения, сформированного в предыдущем такте, из регистров 2 и 3 в регистры 4 и 5. Этим обеспечивается задержка в поступлении информации на входы слагаемых блоков 1на два такта (один цикл),.После выполнения 4 и первых тактов на вход 8 устройства поступает нулевая информация и далее осуществляется еще Зи тактов, в течение которых производится 10 преобразование информации,. хранящейся в регистрах:2 и 3, 4 и 5, причем первые 2 и из 15 Зи тактов выполняются аналогично первому этапу работы устройства (можно также разделить условно на и циклов по два такта в каждом цикле). После завершения .6 и;тактов работы устройства выполняется еще 55 вычислительного процесса после возникновения сбоев (при наличии встроенных средств контроля). путем повторного выполнения микрокоманды, при реализации которой обнаружена ошибка, а также позволяет расширить. функциональные возможности один такт, в течение которого информация 20из регистров 4 и 5 с соответствующим преобразованием переписывается в регистры 2и 3 и, гаким образом, только в этих регистрах хранится информация, необходимая дляформирования старших п разрядов реэультата перемножения сомножителей (в то время, как в регистрах 4 и 5 полезной".информации нет), .поэтому после (би+1)-готакта работы устройства на его вход 13 по-.. дается сигнал, настраивающий коммутато- . 30ры 6 и 7 на передачу информации с выходов. блоков 1, и далее осуществляются еще (и-.1)тактов, в течение которых из устройства выводится с соответствующим преобразованием информация, хранимая в регистрах 2ИЗ,Вывод 4 и-разрядного произведения сомножителей в устройстве.п роиэ водится через его выход 15 по одному разряду в 40каждом первом такте циклов первого и второго этапов работы устройства (младшие Зиразрядов произведения), а также по одномуразряду в каждом из и последних тактов. Таким образом, предлагаемое устройство умножения позволяет повысить достоверность получаемого результата за счетобеспечения контроля функционированияузлов и блоков устройства (при отсутствйи 50встроенных средств контроля) путем двукратного выполнения каждой микрокоманды со сравнением результатов вычислений,или за счет организации восстановления устройства за счет вычисления на нем произведения 2 и-разрядных сомножителей. Дополнительные аппаратурные затраты при этом незначительны, так как практически эквивалентны буферным регистрам 2 и 3,устройство имеет регулярную структуру и при объединении блоков вычисления разрядных значений произведения, соответствующих им буферных регистров и коммутаторов в операционные модули удобно для изготовления с применением БИС и СБИС.Формула изобретения Устройство для умножения, содержащее и блоков вычисления разрядных значений произведения (и - разрядность множимого), первую и вторую группы по и буферных регистров и первую группу иэ и коммутаторов, .причем входы множителя и блоков .вычисления разрядных значений произведения соединены с входом множителя устройства, выходы старшего и младшего разрядов 1-го блока вычисления разрядных значений произведения соединены соответственно с информационными входами 1-х буферных регистров первой и второй групп(1 - 1, и), вход первого буферного регистра второй группы соединен с выходом устройства, первый управляющий вход которого соединен с входами записи буферных регистров первой и второй групп, второй управляющий вход устройства соединен с управляющим входом и-го коммутатора первой группы, о т л и ч а ю щ е е с.я тем, что, с целью повышения достоверности получаемого результата и расширения функциональных возможностей за счет умножения 2 и-разрядных сомножителей, в него введены третья и четвертая группыпо и буферных регистров и вторая группа из и коммутаторов, причем входы первого и второгослагаемых 1-го блока вычисления разрядных значений произведения соединены соответственно с выходами 1-х коммутаторов первой и второй групп, выход 1-го буферного. регистра первой группы соединен с информационным входом 1-го буферного регистратретьей группы и первым информационным входом 1-го коммутатора второй группы, второй информационный вход которого соединен с выходом 1-го буферного регистра третьей грумы, выход 1-го буферного регистра второй группы соединен с информационным входом 1-го буферного регистра четвертой группы, выход )-го буферного регистра второй группы соединен с первыминформационным входом (1-1)-го коммутатора первой группы О = 2и), второй информационный вход которого соединен сЗаказ 694 Тираж Подписное ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР 113035, Москва, Ж, Раушская наб., 4/5 Производственно-издательский комбинат "Патент", г. Ужгород, ул.Гагарина, 101 выходом )-го буферного регистра четвертой группы, выход первого буферного регистра второй группы соединен с первым информационным входом п-го коммутатора первой группы, второй информационный вход которого подключен к входу коррекции устройства, третий управляющий вход которого соединен с входами записи буферных регистров третьей и четвертой групп, четвертый управляющий вход устройства соединен с управляющими входами коммутаторов первой и второй групп кроме п-го коммутатора 5 первой группы, вход множимого 1-го блокавычисления разрядных значений произведения соединен с входом 1-го разряда множимого устройства.