Устройство для деления чисел

(5) 5 6 ЗОБРЕТЕНИ У СВИДЕТЕЛЬСТ 8 У К АВТ ии институт .В.Егорова о СССР11/00, 1988.о СССР 1/10, 1968. Я ДЕЛЕНИЯ ЧИСЕЛ ится к вычислительной елить два числа с испх ошибок. Цель изоение надежности. регистры делителя и ие делитель А и дели- определяющие метоие относится к вычислитель- может бь ть использовано в о твах для выполнения опеИзобретенной технике ицифровых устр исраций деления,Цель изобретения - повышение надежности устройства.На фиг.1 показана структурная схема устройства; на фиг.2 - временная диаграмма работы устройства,Устройство содержит регистры 1 и 2 делителя и делимого, первый узел 3 свертки по модулю три, элементы 4.1-4,6 ИСКЛЮЧАЮЩЕЕ ИЛИ первой группы, второй узел 5 свертки по модулю три, узел 6 сравнения, триггер 7, блок 8 деления, состоящий из элементов 8.1-8.13 матрицы, элементы 9.1- 9,3 ИСКЛЮЧАЮЩЕЕ ИЛЙ второй группы,зом,В начальн сброса устро навливающий ние. Нулевой поступает на времени на вход одит сигнал, устав нулевое состоя- выхода триггера 7 ные между собой ыи момен ства прих триггер 7 сигнал с объединен ОСУДАРСТВЕННЫЙ КОМИТЕТО ИЗОБРЕТЕНИЯМ И ОТКРЫТИЯМРИ ГКНТ СССР(56) Авторское свидетел ьстМ 1635183, кл. 0 Об Р 7/52Авторское свидетельстМ 243964, кл, 6 06 Р 7/52,(54) УСТРОЙСТВО ДЛ (57) Устройство относ технике и позволит д равлением одиночнь бретения - повыш Устройство содержит делимого, принимающ мое В, блок деления дом деления без восстановления остатка частное С и остаток ЯО или йпри йО, узлы свертки, формирующие контрольные коды по модулю три МА=А еобЗ, 1 В=Вх хеобЗ, 1 С=С аобЗ, элемент НЕ, элементы И, сумматор по модулю три, формирующие контрольный код МВ=,В щобЗ и 18 = =(МА 1 С+к В)вобЗ, узел, сравнивающий коды КВ и 18 и, в случае несовпадения, блокирующий прием новых операндов в регистры, а также записывающий единичный сигнал в триггер, В следующем такте поддействием этого сигнала на группах элементов ИСКЛЮЧАЮЩЕЕ ИЛИ инвертируются коды делимого, частного и остатка, а также сигналы на входах и выходах блока деления, что позволяет маскировать одиночную ошибку и таким образом получить правильный результат, 2 ил,третий узел 10 свертки по модулю три, узел 11 умножения по модулю три, элементы 12.1 - 12.4 ИСКЛЮЧАЮЩЕЕ ИЛИ третьей группы, сумматор 13 по модулю три, элемент НЕ 14, элементы И 15.1 и 15,2, четвертый узел 16 свертки по модулю три.Узел 6 осуществляет сравнение операндов по модулю три. Блок 8 выполнен по схеме, узлы 3, 5, 10 и 16 свертки по модулю три могут быть выполнены на сумматорах,Устройство работает следующим обра10 ЗО 35 40 входы элементов ИСКЛЮЧАЮЩЕЕ ИЛИ первой 4, второй 9 и третьей 12 групп, обеспечивая тем самым трансляцию информации с первых входов на входы этих элементов без изменения. На входы делимого и делителя устройства поступают двоичные коды положительных чисел В и А соответственно делимого и делителя, По внешнему сигналу "Запись" эти коды заносятся в регистры 2 и 1, с выходов которых поступают без изменения соответственно через элементы ИСКЛЮЧАЮЩЕЕ ИЛИ первой группы 4 и непосредственно на входы элементов матрицы 8, выполняющей деление чисел без восстановления остатка, На первый вход первого элемента 8,1 первой строки матрицы 8 поступает единичное значение с инверсного выхода триггера 7. Это значение транслируется через второй выход и первый вход последующего элемента на все элементы первой строки, обеспечивая вычитание в дополнительном коде делителя из старших разрядов кода делимого.На первых выходах первых элементов строк матрицы 8 определяются разряды частного, а на четвертых выходах элементов 8 9+8.12 последней строки матрицы вычисляется остаток К, если БО, или величина й-В) в дополнительном коде, если ВО. Разряды част ого и остатка транслируются через элементы ИСКЛЮЧАЮЩЕЕ ИЛИ 9 и 12 второй и третьей групп соответственно без изменения на выходы третьего 10 и четвертого 16 узлов свертки по моду-. лю три соответственно, Выходы элементов ИСКЛЮЧАЮЩЕЕ ИЛИ второй группы 9 являются выходами устройства и определяюг разряды частного, Коды елителя А и делимого В с выходов регистров делителя 1 и делимого 2, а также код частного С с выходов элементов ИСКЛЮЧАЮЩЕЕ ИЛИ второй группы 9 поступают соответственно на входы первого 3, второго 5 и третьего 10 узлов свертки по модулю три, которые формируют контрольные коды по модулю три: 18=В глобЗ, КА=АгпобЗ, кС=СгпобЗ,Контрольные коды МВ и 1 С далее поступают на входы узла 11 умножения по модулю три, который вычисляет их произведения по модулю три, поступающие на первую группу входов сумматора 13 по модулю три, Код с выходов элемен: ов ИСКЛЮЧАЮЩЕЕ ИЛИ третьей группы 12 поступает на входы четвертого узла 16 свертки по модулю три, формирующего контрольный код остатка кВ=ЯгпобЗ при й0 .или код И=(й-В)гпобЗ при ВО. Этот код поступает на входы сумматора 13 по модулю три, на другие входы которого подаются слагаемые, комплексирующие разницу между кодами 1 В и КВ для случая 80. Для этого код МВ при 80 пропускается через элементы И 15,2 и 15,1 группы и поступает на третьи входы сумматора 13 по модулю три, на второй вход четвертого слагаемого приходит сигнал с выхода элемента НЕ 14. Он принимает при 80 единичное значение, компенсирующее единицу, по которой различаются дополнительный и обратный коды величины В-В,Таким образом, сумматор 13 по модула три формирует контрольный код 1 В=(КА1 С+КВ)тобЗ, который сравнивается по модулю три на узле 6 сравнения с кодом КВ, В случае несовпадения по модулю три кодов КА и КВ, что имеет место при неправильном функционировании устройства. узел 6 сравнения формирует единичный сигнал,блокирующий запись следующих разрядов в регистры делителя 1 и делимого 2 с началом следующего такта, а также записывающийся в начале следующего такта в триггер 7 фиг.2),С выходов триггера 7 единичный сигнал поступает на входы элементов ИСКЛЮЧАЮЩЕЕЕ ИЛИ первой 4, второй 9 и третьей 12 групп. обеспечивая инвертирование кодов, поступающих на их вторые входы. При этом инвертируют сигналы на первом, третьем и четвертом входах, а также первом, втором и четвертом выходах каждого элемента матрицы 8. Такое инвертирование сигналов маскирует ошибку, проявившуюся на предыдущем такте, и позволяет получить инверсию правильного частного на вторых входах элементов ИСКЛЮЧАЮЩЕЕ ИЛИ второй группы 9, а на их выходах - прямое значение правильного результата,Формула изобретения Устройство для деления чисел, содержащее регистры делимого и делителя, блок деления, четыре узла свертки по модулю три, узел сравнения. причем информационные входы регистров делимого и делителя соединены с входами делимого и делителя устройства, выходы регистра делителя соединены с входами первого узла свертки по модулю три и входами делителя блока деления, выходы регистра делимого соединены с входами второго узла свертки по модулю три, выходы которого соединены с первыми входами узла сравнения, о т л ич а ю щ е е с я тем, что. с целью повышения надежности, устройство содержит три группы элементов ИСКЛЮЧАЮЩЕЕ ИЛИ, триггер, узелумножения по модулю три,сумматор по модулю три, элемент НЕ, дваэлемента И, причем выходы разрядов регистра делимого соединенц с первыми входами элементов ИСКЛЮЧАЮЩЕЕ ИЛИ первой группы, выходы которых соединены с входами делимого блока деле ния, выходы разрядов частного которого соединены с первыми входами элементов ИСКЛЮЧАЮЩЕЕ ИЛИ второй группы, выходы которых соединены с выходами частного устройства и с входами третьего узла 10 свертки по модулю три, выходы которого соединены с входами первого операнда узла умножения по модулю три, выходы которого соединены с входами первого слагаемого сумматора по модулю три, вхо ды второго слагаемого которого соединены с выходами четвертого узла свертки по модулю три, входы которого соединены с выходами элементов ИСКЛЮЧАЮЩЕЕ ИЛИ третьей руппы, первые входы кото рых соединены с выходами остатка блока деления, выходы первого узла свертки по модулю три соединены с входами сомножителя узла умножения по модулю трии25 первыми входами первого и второго элементов И, выходы которого соедичены с входами третьего слагаемого сумматора по модулю три, выходы которого соединены с вторыми входами узла сравнения, выход которого соединен с входами блокировки записи регистров делимого и делителя и информационным входом триггера, вход сброса триггеоа соединен с входом сброса устройства, вход записи устройства - с входами 1;зрешения записи регистров делимого и делителя и синхровходом триг- гера, прямой выход которого соединен с вторыми входами элементов ИСКЛЮЧАЮ"ЕЕ ИЛИ всех групп, инверсный выход триггера - с входом логической единицы блока деления, выход старшего разряда частного устройства соединен с входом элемента НЕ, выход которого соединен с вторыми входами первого и второго элементов И и первым входом четвертого слагаемого сумматора по модулю три, второй вход четвертого слагаемого которого соединен с входом логического нуля устройства,1711151 Иьио 8 за 1, зл,3 Редактор А, Коэориэ Заказ 340 Тираж Подписное ВЧИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР 113835, Москва, Ж, Раушская наб., 4/5 Производственно-издательский комбинат "Патент", г. Ужгород, ул.Гагарина. 101 выход ул. Ю Выход эю, 7 Составитель Н. МаркеловаТехред М,Моргентал Корректор Н, Король