Устройство для умножения

СОЮЗ СОВЕТСКИХСОЦИАЛИСТИЧЕСКИХРЕСПУБЛИК 1702362 А Р 7/52, 1 5)5 ЧВ% Фе1 ИСАНИЕ ИЗОБРЕТЕНИ ГОСУДАРСТВЕННЫЙ КОМИТЕТПО ИЗОБРЕТЕНИЯМ И ОТКРЫТИЯМПРИ ГКНТ СССР РСКОМУ СВИДЕТЕЛЬСТВУ(21) 4779301/24(46) 30 12.91. Бюл. В 4871) Научно-исследовательский институт электронных вычислительных машин (72) А.А. Шостак и В,В, Яскевич (53) 681.325 (088,8)(56) Авторское свидетельство СССРМ 769540, кл. 6 Об Р 7/52, 1978.Авторское свидетельство СССР И -888109, кл, 6 06 Р 7/52, 1978. 54) УСТРОЙСТВО ДЛЯ УМНОЖЕНИЯ (57) Изобретение относится к вычислительной технике и может быть использовано при разработке быстродействующих устройств умножения чисел повышенной надежности,удобных для изготовления с применением технологии БИС и СБИС. Целью изобретения является повышение надежности устройства за счет скользящего резервирования и реконструкции после отказов операционных блоков, Устройство содержит основные и резервные операционные блоки 1,1-1,п, 2,1- 2 л,пять групп коммутаторов 3-7, регистры 8 замены, элементы ИЛИ 9 и блок 10 управления (подключением резерва). Введение в устройство резервных операционных блоков с соответствующими средствами коммутации и управления реконфигурацией позволяет обеспечить положительный эффект, заключающийся в повышении надежности устройства. 1 з.п.ф-лы, 4 ил.1702362 оставитель Г,Дергачева ехред М.Моргентал - Корректор А,едактор И,Каса ен изводственно-издательский комбинат "Патент", г. Ужгород, ул.Гагарина, 101 Заказ 4543 Тираж Подписное ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР 113035, Москва, Х.35, Рауаская наб., 4/б10 15 20 Изобретение относится к вычислительой технике и может быть использовано при разработке быстродействующих устройств умножения чисел повышенной надежности, удобных для изготовления с применением технологии больших и сверхбольших интег ральных схем,Известно устройство для умножения, содержащее регистры множимаго и множителя, накапливающий сумматор, и одноразрядных узлов умножения и - число разрядов множимага), и двухразрядных сумматоров и и буферных регистров,Недостатками данного устройства являются низкое .быстродействие из-за большой длительности такта работы устройства) и низкая надежность,Наиболее близким по технической сущности к изобретению является устройство для умножения, содержащее и операционных блоков (в прототипе каждый операционный блок включает одноразаядный регистр множимого, блок вычисления разрядных значений произведения и буферные регистры первой и второй групп с соответствующими связями) и - число разрядов множимого), причем вход слагаемого 1-го (1 = 1 и) операционного блока соединен с выходом результата (1+1)-га операционного блока, вход множителя - с входом множителя устройства, вход множимого - с входом множимого устройства, вход слагаемого иго операционного блока подключен к входу коррекции устройства, выход которого соединен с выходом первого операционного блока,Известное устройство удобно для изготовления с применением БИС и СБИС, отличаетсядостаточно высоким быстродействием, так как длительность одного такта его работы сведена к минимуму, Недостатком этого устройства является его низкая надежность.Цель изобретения - повышение надежности устройства за счет скользящего резервирования и его реконфигурации после отказов операционных блоков,Устройство для умножения содержит резервные операционные блоки, пять групп коммутаторов, регистры замены, элементы ИЛИ и блок управления подключением резерва с соответствующими связями, Зто позволяет обеспечить работу устройства при отказах операционных блоков за:чет того, что резервные операционные блоки могут заменить любой отказавший основной операционный блок. При этом устройство работоспособно до в отказов блоков т - число резервных блоков),На фиг.1 приведена структурная схема предлагаемого устройства для умножения; на фиг,2 - структурная схема операционного блока; на фиг,3 - функциональная схема регистра замены; на фиг,4 - функциональная схема блока управления подключением резерва.Устройство для умножения (фиг.1) содержит и основных операционных блоков 1 и - число разрядов множимого), гп резервных операционных блоков 2, и коммутаторов 3 первой группы, и коммутаторов 4 второй группы, гп коммутаторов 5 третьей группы, ги коммутаторов 6 четвертой группы, ги коммутаторов 7 множимого, п 1 регистров 8 замены, и элементов ИЛИ 9, блок 10 управления подключением резерва, вход 11 коррекции устройства, входы 12 и 13 множителя и множимого устройства соответственно. входы 14 и 15 состояния основных и резервных блоков устройства соответственно, вход 16 запрета устройства, выходы 17 - 20 результата, структуры, отказа и прерывания устройства соответств ен но. Вход 21 слагаемого -го =1,и) блока 1 соединен с первым выходом коммутатора 3, вход множителя - с входом 12 множителя устройства и входами множителя блоков 2, вход множимого - с входом 13 множимого устройства и 1-м информационным входом коммутаторов 7 множимого, выход )-го= 1,.ги) коммутатора 7 соединен с входом множимого)-го блока 2, выход 22 результата 1-го блока 1 соединен с первым информационным входом -го коммутатора 4, выход которого соединен с информационным входом -1)-го коммутатора 3, выход первого коммутатора 4 подключен к выходу 17 результата устройства, вход 11 коррекции которого соединен с информационным входом и-го коммутатора 3, второй выход 1-го коммутатора 3 соединен с 1-ми информационными входами коммутаторов 5, выход)-го коммутатора 5 соединен с входом слагаемого )-го блока 2, выход результата которого соединен с информационным входом -го коммутатора 6, 1-й выход которого соединен с)-м входом 1-го элемента ИЛИ, выход которого соединен с вторым информационным входом 1-го коммутатора 4, управляющие входы коммутаторов 3 и 4 соединены с входами отказов основных блоков регистров 8 и с вь 1 ходом 23 блока 10 управления подкл 1 очением резерва, вход состояния резервных блоков блока 10 соединен с входом 15 устройства и с входами отказа резервного блока регистров 8, входы готовности которых соединены с выходом 24 приоритета блока 10, управляющие входы -х коммутаторов 5-7 соединены с выходом 26 выбора разгя.45 50 55 да )-го регистра 8, выход 25 запрета которого соединен с входом запрета Я+1)-го регистра 8, выход 25 ги-го регистра 8 подключен к выходу 18 структуры устройства, вход 16 запрета которого соединен с входом запрета первого регистра 8, вход 14 состояния основных блоков устройства соединен с входом состояния основных блоков блока 10 управления подключением резерва, выход отказа которого соединен с выходом 19 отказа устройства, выход 20 прерывания которого соединен с выходом прерывания блока 10.Регистр 8 замены (фиг.З) содержит и ВЯ-триггеров 31, и элементов И 32 первой группы и п элементов И 33 второй группы, вход запрета регистра 8 (выход 25 предыдущего регистра 8 или вход 16 устройства) соединен с первыми входами элементов И 33 и с третьими входами элементов И 32, первые входы которых соединены с входом отказов основных блоков регистра 8 (выходом 23 блока 10),вход готовности которого (выход 24 блока 10) соединен с вторыми входами элементов И 32, выходы которых соединены с входами установки в единицу соответствующих триггеров 31, входы установки в нуль которых соединены входом отказа резервного блока оегистра 8(входом 15 устройства), выход 26 выбора разряда которого соединен с прямыми выходами триггеров 31, инверсные выходы которых соединены с вторыми входами соответствующих элементов И 33, выходы которых соединены с выходом 25 запрета регистра 8,Блок 10 управления подключением резерва содержит и триггеров 34, счетчик 35, дешифратор 36 и элемент ИЛИ 37, вход состояния основных блоков блока 10 (вход 14 устройства) соединен с входами установки в единицу триггеров 34 и первой группой входов элемента ИЛИ 37, вход состояния резервных блоков 10 соединен с второй группой входов элемента ИЛИ 37, выход которого соединен с выходом прерывания блока 10 (выходом 20 устройства) и со счетным входом счетчика 35, выход которого соединен с входом дешифратора 36, ги выходов которого подключены к выходу 24 приоритета блока 10, выход отказа которо-, го (выход 19 устройства) соединен с (в+1)-м выходом дешифратора 36.Рассмотрим функциональное назначение и реализацию узлов и блоков устройства.Операционные блоки 1(2) предназначены для вычисления разрядных произведений и формируют на своих выходах 21 результата значения(ХУ+А+В)мл 5 10 15 20 25 30 35 40 где мл - младший разряд двухрдзрядного результата:Х,У - соответствующие разряды сомножителей, поступающие на входы множителя и множимого блоков 1(21;А - одноразрядное слагаемое, поступающее на вход слагаемого блоков 1(2);В - внутреннее одноразрядное слагаемое, хранимое в одном из регистров блоков 1(2),Реализация блоков 1(2) показана на фиг.2, В этом случае каждый блок 1(2) содержит узел 27 вычисления разрядных значений произведения, буферные регистры 28 и 29 и регистр 30 множимого. В регистре 30 хранится соответствующий разряд множимого. Узел 27 формирует двухразрядные значения функцииР =Х У+А+В,старшие и младшие разряды которых записываются соответственно в регистры 28 и 29. Реализация узла 27 зависит от требований к регулярности структуры и к быстродействию. Регистры 28 - 30 могут быть реализованы на синхронных двухтактных О- триггерах, причем регистры 28 и 29 имеют входы установки в нулевое состояние,Коммутатор 3 предназначен для выдачи информации со своего входа на первый или второй выходы в зависимости от управляющих сигналов. Он может быть реализоввн на элементах 2 И.Коммутатор 4 предназначен для передачи информации на свой выход с первого или второго своих входов в зависимости от управляющего потенциала. Он может быть реализован на элементах 2 И - 2 ИЛИ,Коммутатор 5 предназначен для передачи информации на свой выход с одного из своих и входов в зависимости от управляющего потенциала. Он может быть реализован на элементах 2 И - ИЛИ.Коммутатор 6 предназначен для выдачи информации со своего входа на один из своих п выходов в зависимости от управляющего потенциала. Он может быть реализован на элементах 2 И. Коммутатор 7 предназначен для передачи одного из разрядов множимого со своих входов на вход множимого соответствующего блока 2 в зависимости от управляющего потенциала. Он может быть реализован на элементах 2 И - ИЛИ,Регистр 8 замены предназначен для хранения унитарного кода номера разряда отказавшего основного блока 1, заменяемого соответствующим резервным блоком 2, выдачи управляющего потенциала на соответствующие коммутаторы 5 - 7, а также вы 8рэботки КОДВ упрэвлЯющеГО номера разрядов всех отказавших к моменту его Включения блоков 1. Он может быть реализован различными способами, например., кэк показано нэ фиг.3. В этом случае регистр 8 содержит и ВЯ-триггеров 31, и элементов И 32 первой группц и и элементов И 33 второй группы. Каждый триггер 31 соотетствует одному из разрядов множимого 1, )-й триггер 31 устанавливает в "1" при отказе 1-го блока 1 по сигналу с входа отказов основных блоков регистра 8 (с выхода 23 блока 10) при условии, что присутствует разрешающий сигнал нэ входе готовности регистра 8(выходе 24 блока 10) и отсутствует заг реща,ощий сигнал на входе запрета выбора разрядов (выходе 25 предыдущего регистра 8 или ВхОД 8 16 устройства Для первогй реГИ- стра 8). С прямого выхода сработавшего , триггера 31 на выход 26 регистра 8 поступа, ет управляющий потенциал для коммутато, ров 5 - 7, а С инверсного вь 1 хода этого триггера через элемент И 33 на выход 25 регистра 8 поступает сигнал, запрещающий выбор этого разряда последующими регистрами 8, Сброс данного триггера 31 происходит при отказе соответствующего блока 2 по сзлу с входэ Откэза р 8 зервногО блока регистра 8 (входа 15 устройства).Элементы ИЛИ 9 предназначены для соединения выходов коммутаторов 6 с вто, рыми входами соответствующих коммутато-ров 4.Блок 10 управления подключением резерва предназначен для выдачи управляющих сигналов на прерывание работь, устройства при отказах Основных и резервных блоков 1 и 2, на Отключение отказавших блоков 1(2) и вклочение В работу резервных блООВ 2, э также Для ВыДачи сиГнэла Об отказе устройства после (в+1) отказов бло- КОВ 1(2). ОДна из Возможных реализаций блока 10 показана на фиг.4. Блок 10 содержит и ВЯ-триггеров 34 состояний основных блоков, счетчик 35, дешифратор 36, элемент ИЛИ 37, В триггера 34 зэписьвается состояние блоков 1. С выходов триггеров 34 через выход 23 .блока 10 поступают сигналы управления коммутаторами 3 и 4. При отказах основных и резервных блоков 1 и 2 чеоез элемент ИЛИ 37 на счетный вход счетчика 35 подается сигнал, устанавливающий его В очередное состОЯни 8, Д 8 шифратор 36 Опо 8 Деляет ч 8" рез выход 24 блока 10 Очередной резервнь.й блок 2, отовый к замене при отказе Основного блока 1. Когда счетчик 35 в результате и+1 Отказов блоков 1(2) устанавливается в (в+1)-8 состояние., то на (ти+1)-м Выходе дешиФратора 36 формируется сигнал, поступающий нэ выход 19 отказа устройства,На структурных и функциональных схемах в целях упрощения не показаны цепи5 установки в нулевое состояние и синхровходы регистров блоков 1(2), триггеров и счетчика блока 10, однако обаединены цепиустановки В нулевое состояние регистров 28и 29 блоков 1(2), имеется общая цепь синх 10 ронизации регистров 28 - 30 блоков 1(2), атакже общая цепь установки в нулевое состояние триггеров 34 и счетчика 35 блока 10.Устройство работает следующим образом15 В исходном состоянии регистрь 1 28 и 29блоков 1(2), триггеры 31 регистров 8 тригге- ры 34 и счетчик 35 блока 10 обнулены, в08 Гист 08 30 1"ГО (Ми) блока 1 хранитсЯ1-й разряд множимого, коммутаторы 3 и 420 под действием нулевого кода на выходе 23блока 10 настроены на Организацию связеймежду блоками 1, коммутаторы 5-7 под дей,ствием нулевого кода на выходах 26 регистров 8 настроены на отключение выходов и25 входов блоков 2 (изолируют блоки 2 от остальной части схемы устройства),Устройство работает в двух режимах:рабочем и реконфиГурэции,В рабочем режиме в устройстве произ 30 Водится умножение и-разрядных сомножителей в течение 2 и тактов с использованиеми операционных блоков 1(2). Пусть все блоки1 исправны. В каждом иэ и первых тактовработь 1 устройства на его вход 12 поступает35 по ОДному разрЯДу, начинаЯ с МЛЭДших,множитель. При атом в 1-м (1=1,и) блоке 1производят умножение разряда множителя,постуггающеГО нэ 8 ГО ВхОд множителя с Входа 12 устройства, нэ 1-Й разряд множимого,4 О хранимый в его регистре 30 множимого, иприбавление к младшему разряду получившегося при этом произведения младшегоразряда произведения (+1)-ГО блока 1,сформированного в предыдущем такте и по 45 ступающего на вход слагаемого Ио блока 1с выхода 1-го коммутатора 3, э также старшеГо разряда проиэведеиия 1-Го блока 1, сформированного в предыдущем такте ихранимого в его регистре 28. Сформирован 50 ные к концу такта старший и младший разрядии произведения 1-го блока 1записываются В его регистры 28 и 29 соотВВТСТВВННО,Г 1 осле Выполнения и первых тактов рэ 55 боты устройства на его вход 12 поступаетнулевая информация и далее осуществляется еще дополнительно и тактов, в течениекоторых из устройства выводится с соответству.ощим преобразованием информация.хоэнимая в регистрах 28 и 29 блоков 1. Вы510 15 20 30 35 40 50 вод 2 и разрядного произведения сомножителей в устройстве осуществляется через его выход 17 по одному разряду в каждом такте, В данном случае на вход 11 коррекции устройства во всех его тактах подается нулевая информация. В тех же случаях, когда требуется получить округленное значение произведения, необходимо в первом такте работы устройства на его вход 11 подать определенную информацию (например, для округления 2 и - разрядного произведения сомножителей, представленных в двоична-кодированной шестнадцатеричной системе счисления, необходимо на вход 11 в первом такте подать двоичный код 1000). Это позволяет осуществить округление результата без дополнительных временных затрат. Вход 11 может быть использован также для введения результирующей коррекции по знакам множимого и множителя в случае умножения чисел в дополнительном коде,В процессе функционирования блоки 1(2) могут отказывать, Предположим, что каждый операционный блок 1(2) имеет средства обнаружения отказа в виде. средств встроенного контроля. которые могут быть организованы любыми известными способами, например, дублированием или контролем по модулю, Информация о состоянии блоков 1(2) поступает на входы 14 и 15 устройства в моменты опроса средств контроля блоков 1(2), периодичность которого определяется различными требованиями к работе устройства. Ввиду малой вероятности одновременного отказа двух и более блоков 1(2) эта ситуация не рассматривается, Средства контроля блоков 2 находящихся в "горячем" (нагружен ном) ил и "холодном" (ненагруженном) состоянии, опрашиваются при условии включения соответствующего блока 2 в процесс вычисления произведения сомножителей, причем вероятность отказа резервных блоков 2 в случае "холодного" резервирования гораздо ниже,Рассмотрим работу устройства в режиме реконфигурации,Пусть работа устройства обеспечивается и основными блоками 1, а все блоки 2 находятся в резерве, При отказе 1-го.блока 1 через вход 14 устройства сигнал об этом поступает на вход состояния основных блоков блока 10, где устанавливает 1-й триггер 34 в "1", и через элемент ИЛИ 37 и выход прерывания блока 10 поступает на выход 20 устройства, вызывая прерывание работы устройства. Кроме того, по сигналу отказа счетчик 35 устанавливается в "1", а на первом выходе дешифратора 36 формируется сигнал, который через выход 24 блока 10 поступает на вход готовности первого регистра 8, разрешая прохождение информации об отказе 1-го блока 1, поступающей на вход отказов основных блоков регистра 8 с выхода. 1-го триггера 34 блока 10 через его выход 23, на вход установки в "1" 1-го триггера 31 регистра 8, с прямого выхода которого "1" через выход 26 выбора разряда поступает на управляющие входы коммутаторов 5 - 7, настраивая их на работу с 1-м разрядом множимого вместо исключенного из работы с помощью коммутаторов 3 и 4 1-го блока 1, С инверсного выхода -го триггера 31 первого регистра 8 "0" через 1-й элемент И ЗЗ поступает через выход 25 этого регистра 8 на вход запрета выбора второго регистра 8, в результате чего во втором и последующих регистрах 8 запрещается прохождение сигнала от об отказа 1-го блока 1 и срабатыва-,ние 1-го триггера 31. Таким образом, первый блок 2 заменяет отказавший 1-й блок 1 и устанавливается новая конфигурация устройства. По окончании режима реконфигурации на вход 13 устройства подается множимое, разряды которого записываются в регистры 30 блоков 1, а 1-й разряд множимого - в регистр 30 первого блока 2. Одновременно с этим обнуляются регистры 28 и 29 блоков 1 и 2. Далее устройство вновь переходит в рабочий режим и начинает выполнять умножение с первого такта.При отказе во время работы устройства еще одного блока 1 выполняются аналогичные действия по прерыванию работы устройства, установке в "1" соответствующего триггера 34 блока 10, перекл ючению счетчика 35 и дешифратора 36 блока 10, выбор соответствующего разряда во втором регистре 8, перенастройке соответствующих коммутаторов 3-7 и последующему возобновлению нормальной работы. Если же происходит отказ в блоке 2,включенном в работу вместо отказавшего ранее 1-го блока 1, то в устройстве осуществляется следующая последовательность действий. По сигналу на входе 15 состояния резервных блоков устройства через элемент ИЛИ 37 блока 10 осуществляются прерывание нормальной работы и переходустройства в режим реконфигурации, счетчик 35 блока 10 переключается в очередное состояние, в результате чего с выхода деаифратора 36 выдается сигнал готовности на соответствующий вход очередного регистра 8. Сигналом отказа резервного блока 2 с входа 15 устройства устанавливается в "0" 1-й триггер 31 соответствующего отказавшему блоку 2 регистра 8, в результате чего снимается запрет выбора 1-го разряда для последующих регистров 8 (устанавливается"1" на инверсном выходе 1-го триггера 31), а также перенастраиваются коммутаторы 5- 7, отключая входы и выходы отказавшего блока 2 от остальной части схемы. В очередном готовом кзамене регистре 8 при разрешающих сигналах на входах 1-го элемента И 32 сигнал отказа с входа отказов основных блоков устанавливает в "1" 1-й триггер 31, с прямого выхода которого "1" настраивает соответствующие коммутаторы 5-7 на работу вместо 1-го блока 1, а с инверсного выхода 1-го триггера 31 "О" запрещает выбор этого разряда последующими регистрами 8,В данном случае на вход 16 устройства подается ддиИичная информация. В тех же случаях, когда необходимо запретить замену отдельных (или всех) основных блоков 1 на вход 16 устройства подается соответствующая информация,На выходе 25 последнего гп-го регистра 8 в любой момент времени может быть прослежена "структура" устройства (т.е. состояние основных блоков 1), которая вьводится через выход 18 устройства.После регистрации счетчиком 35 и дешифратором 36 блока 10 (а+1)-го отказа блоков 1(2) на выходе 19 устройства появля- ется сигнал отказа устройства, указывающий на невозможность дальнейшей реконфигурации и корректной работы устройства.Таким образом, устройство за счет скользящего резервирования запасными операционными блоками сохраняет работоспособность до (гп+1)-го отказа в операционных блоках, что повышает надежность устройства, причем резервирование може осуществлять как нагруженными так и не- нагруженными блоками 2 (" горячее" и "холодное" резервирование).Устройство состоит из однотипных узлов и блоков, что делает его перспективным при разработке современных наращиваемых средств на БИС и СБИС,Сравним надежностные характеристики известного и предлагаемого устройств, из которых наиболее важной характеристикой является наработка на отказ Т. Предположим, что используется "горячее" резервирование,-т,е. с использованием нагруженных блоков 2. Пусть устройство предназначено для перемножения 64 разрядных чисел, представленных в 2 =256-ой системе8счисления (п=8. 1=8), реализацию блока 27 в блоках 1(2) предполагают в виде однородной ячеистой структуры, как показано на фиг.2. Реализация регистров 8 замены иблока 10 управления подключением резерва показана соответственно на фиг,З и 4. Расчет вероятности безотказной работы для известного и предлагаемого устройствпроводят, исходя из аппаратурных затрат,выраженных в количестве используемыхдля реализации устройств двухвходовых5 элементов И, ИЛИ, а также элемента НЕ,которые обозначают как эквивалентныевентили (Э В). Принимают интенсивность отказа такого вентиля А= 0,8510 1 час.Аппаратурные затраты на реализацию10 блока 1(2) включают затраты на узел 27 ирегистры 28 - ЗО.С 1(2) = С 27+С 28+С 29+СЗО.Узел 27 содержит К одноразрядныхдвоичных сумматоров и К двухвходовых15 элементов И, причем наиболее экономичнаяпо количеству элементов схема одноразрядного двоичного сумматора содержит Ссуд=8(ЭВ), ПолучаютС 27=64 Ссум+64=64.9+64=640 (Э В).20 Регистры 28.,29,30 реализованы на синхронных двухтактовых О-триггерах, каждыйиэ которых содержит Стр=9(ЭВ), т.е.:С 28=С 29=СЗО=к.9=8.9 72(Э В).Получают аппаратурные затраты на25 один блок 1(2) равнымиС 1(2640+3.72 856(Э В).Интенсивность отказов блока 1(2) оп ределяется какА 1(2) = С 1 р). 1=7,28 10 (1 ч),ЗО Определяют теперь аппаратурные затраты на реализацию в предлагаемом устройстве средств управления и коммутации,в которые входят коммутаторы 3 - 7, регистры 8, блок 10 и элементы ИЛИ 9, т.е.35 Су = п(СЗ+С 4)+(С 5+С 6+С 7) гп + пдС 8+С 10+и С 9Коммутаторы 3 - 7; реализованные наэлементах 2 ИИЛИ, 2 И, 2 И-и ИЛИ, имеютследующие аппаратурные затраты (8 ИЛИ40 реализуется на 7 двухвходовых элементахИЛИ):СЗ=к.2=16(Э В)С 4=к.3=24(Э В)С 5=(п+7) А=120(Э В)45 С 6=п.к=64(Э В)С 7=(п+7), к=120(Э В)Регистр 8 состоит из и ВЗ-триггеров 31,и элементов ЗИ и и элементов 2 И, причемасинхронный ВЯ-триггер содержит 2 ЭВ та 50 ким образом получаютС 8=8 2+16+8=-40(Э В)Элементы ИЛИ 9 представляют П 1-входовые элементы ИЛИ, поэтому, переходя кдвухвходовым ЭВ, получают55 С 9=в(Э В)Аппарвтурные затраты блока 10 включают и асинхронных й 8-триггеров 34(С 34=2 Э В), счетчик 35, который представляет собой двоичный счетчик, построенный сиспользованием 1 одг(в+2) двухтактных 0- триггеров (где Х - ближайшее целое, большее или равное Х):С 35=9. 11 ояг(пъ+2)Чдешифратор 36, представляющий иэ се бя матричный дешифратор на 11 одг(а+2) входов и (а+2) выходов, реализуется на (гп+2) многовходовых элементах ИС 37=(в+21 одг(а+2)-1), (Э В),10а также (в+и)-входовой элемент ИЛИ 37.С 37=(а+и)=а+7 (Э В)Получают общее количество ЭВ в блоке 10С 10 = пС 34+С 35+С 36+С 37= 8 2+ 9 Г одг(в+ 2)7+ (в+ 2)(1 одг(гп+ 2 1)+ (е+ 7)=(в+ 11)11 одг(а+ 2)+ 21.Таким образом, общие аппаратурные затраты на коммутацию и управление подключением резерва предлагаемого устрой ствэ равныС.=в(24+16)+в(120+64+120)+в.40+8(в) +(гп+1 1)ф Г 1 о д 2 (в+ 2 + 2 1=(а+11) одг(в+2)+352 гп+333 (Э В),В таблице приведены значения аппара турных затрат и интенсивностей отказа средств коммутации и управления, а также наработка на отказ предлагаемого устройства для различных значений количества резервных операционных блоков а. При этом 30 в надежностном отношении основные операционные блоки 1 включены последовательно (отказ любого из них приводит к реконфигурации устройства), резервные операционные блоки 2 включены в схему 35 скользящего резервирования блоков 1, п ричем резервирование является нагруженным, а средства управления и коммутации включены последовательно с остальной частью схемы (поскольку отказ этих средств 40 приводит к отказу устройства, так же как отказ (пт+1) блоков 1(2. Отсюда наработка на отказ известного устройства равнаТ1172 ч187,28 10 4 45Наработка на отказ предлагаемого устройства равнаТр =. ри(С)С 1 = 3 р 1,г(т) Рук(1)с 50гдеРз,г(0) =и+в- с и + гп 1 1 Яф) (1Л,1(г)т)и + гп --) 1+1 т 1 55 1=и- вероятность безотказной работы сис- темы из и рабочих блоков 1 и резервных блоков 2, работающих в нагруженном режиме;Р,(т) = р "У"- вероятность безотказной работы средств управления и коммутации;Аук = Сук А- интенсивность отказов средств коммутации и управления,Сравнивая наработку на отказ предлагаемого и известного устройств, определяют повышение надежности в предлагаемом устройстве, например, для в 2 запасных блоков 2. Наработка на отказ возрастает в К - " -- 1,92 раз.Тл 330,5Ти 172Таким образом, технико-экономические преимущества предлагаемого устройства для умножения заключаются в его более высокой надежности, достигаемой за счет скользящего резервирования операционных блоков.Ф о р мул а изобретен и я 1. Устройство для умножения, содержащее п основных операционных блоков (и - число разрядов множимого), входы множителя которых соединены с входом множителя устройства, а входы множимого - с входом множимого устройства, о т л и ч а ющ е е с я тем, что, с целью повышения надежности устройства, в него введены и . коммутаторов первой группы, и коммутаторов второй группы, и элементов ИЛИ, в резервных операционных блоков (в=1,2,3,), по а коммутаторов третьей, четвертой и пятой групп, е регистров замены и блок управления, причем вход слагаемого 1-го (1=1 и) основного операционного блока соединен соответственно с первым выходом 1-го коммутатора первой группы, второй выход которого соединен с 1-м информационным входом каждого коммутатора третьей группы, выход результата 1-го основного операционного блока соединен соответственно с первым информационным входом 1-го коммутатора второй группы, выход К-го К = 2п) коммутатора соединен с, информационным входом (К)-го коммутатора первой группы, информационный вход п-го коммутатора первой группы соединен с входом коррекции устройства, выход результата которого соединен с выходом первого коммутатора второй группы, вход слагаемого)-го О = 1в) резервного операционного блока соединен соответственно с выходом -го коммутатора третьей группы, вход множителя - с входом множителя устройства, вход множимого - с выходом )-го коммутатора четвертой группы, а выход результата - с информационным входом )-го коммутатора пятой группы, 1-й выход кото16 нием ЭВМ чание: Расчет интегралов проводился методом трапеций с и рого соединен соответственно с )-м входом 1-го элемента ИЛИ, выход которого соединен соответственно с вторым информационным кодо 1-го коммутатора второй группы, управляющие входы 1-х коммутато- б ров первой и второй групп объединены и соединены соответственно с входом отказа 1-го основного блока и е регистров замены и выходом отказа 1-го основного блока блока управления, 1-й выход выбора разряда )-го 10 регистра замены соединен соответственно с 1-ми управляющими входами -х коммутаторов третьей, четвертой и пятой групп, информационные входы гл коммутаторов четвертой группы соединены с входом мно жимого устройства, выход отказа которого соединен с выходом отказа блока управления, )-й выход приоритета которого соединен соответственно с входом готовности )-го регистра замены, 1-й выход запрета 1-го 20 (1-1,а) регистра замены соединен с 1-м входом запрета (1+1)-го регистра замены, 1-й выход запрета в-го регистра замены соединен с 1-м выходом структуры устройства, вход запрета которого соединен с входом 25 запрета первого регистра замены, вход состояния основных блоков. блока управления соединен с одноименным входом устройства, 1-й выход состояния резервных блоков которого соединен с входом отказа резервного блока -го регистра замены и с 1-м входом состояния резервных блоков блока управления, выход прерывания которого соединен с выходом прерывания устройства.2. Устройство поп.1, отл и ч а ю щеес я тем, что регистр замены содержит и трйггеров и две группы по и элементов И, причем вход отказа 1-го основного блока регистра замены соединен с первым входом 1-го элемента И первой группы, второй вход которого соединен с входом готовности регистра замены, 1-й вход запрета которого соединен с первыми входами и элементов И второй группы и третьими входами и элементов И первой группы, выходы элементов И первой группы соединены с входами установки в "1" соответствующих триггеров, входы установки в "О" которых объединены и соединены с входом отказа резервного блока регистра замены, 1-й выход выбора разряда которого соединен соответственно с прямым выходом 1-го триггера, инверсный выход которого соединен соответственно с вторым входом 1-го элемента И второй группы, выход которого соединен соответственно с 1-м выходом запрета регистра замены.