Устройство для деления чисел на константу 2 1

(57) Изобретение относится к вычислительной технике и позволяет вычислять частное от деления на константу 2-1 на комбинаци 1онной схеме, т,е. за один такт. Устройство содержит сумматор 1.1, выполняющий домножение операнда на 2+1, последующие сумматоры, всего их г, причем 1-й сумматор выполняет домножение предыдущего результата на величину 2 "+1, что обеспечивает на выходе последнего сумматора 1,г получение частного с необходимой точностью. Точность определяется количеством сумматоров г, 1 ил, 1 табл. о СССР975о СССР1987.ЛЕНИЯ ЧИСЕЛ ГОСУДАРСТВЕННЫЙ КОМИТЕТПО ИЗОБРЕТЕНИЯМ И ОТКРЫТИПРИ ГКНТ СССР 5952/244,902,92. Бюл, гч. 7сский политехнический институтИзобретение относится к вычислительной технике и может быть использовано в арифметических блоках ЭВМ.Известно устройство для деления, содержащее сумматор, регистр делимого, регистр делителя и матрицу умнокения.Недостатком устройства является его сложность.Известно также устройство для деления на константу 2-1, содержащее первый сумматор, регистр делимого, элемент НЕ, группу элементов ИСКЛЮЧАЮЩЕЕ ИЛИ, две группы элементов И, промежуточный регистр и элемент И, причем входы разрядов делимого устройства соединены с информационными входами соответствующих разрядов регистра делимого. выходы старших разрядов сумматора с (1 -1)-го по и-й (где и - разрядность делимого) соединены с первыми входами элементов И первой группы соответственно с первого по (и)-й, а вьходы разрядов первого сумматора с (1+1)-го по (и+1)-й соединены с первыми входами элементов ИСКЛЮЧАЮЩЕЕ ИЛИ группы соответственно с первого по (и+1)-й и с информационными входами разрядов соответственно с первого по (и+1)-й промежуточного регистра, синхровход которого соединен с тактовым входом устройства, а вход сброса - с синхровходом регистра делимого и входом запуска устройства, вьхо. ды разрядов регистра делимого и промежуточного регистра соединены со входами соответствующих разрядов пегвого сумматора, выходы разрядов которого с первого по 1-й соединены с первыми входами соответствующих элементов И второй группы и входами элемента И, выход которого подключен к вторым входам первого элемента И первой группы и первого элемента ИСКЛЮЧАЮЩЕЕ ИЛИ группы, а гакже к входу элемента НЕ, выход которого соединен с вторыми входами элементов И второй группы, выходы которых являются выходами дробной части результата устройства, выход каждого элемента И первой группы соединен с вторым входом последующего элемента И первой группы и с вторым входом последующего элемента ИСКЛЮЧАЮШгЕ ИЛИ группы, выходы элементов ИСКг 1 ЮЧАЮЩЕЕ ИЛИ являются выходами целой часть результата устройства,Недостатком этого устройствэ является низкое быстродействие.Целью изобретения является повышение быстрОдействия,Указанная цель достигается тем, что в устройство, содеркащее первый сумма, ор, входы первого слагаемого которого с (и+1)го по(и+1)-1 подключены к нулевой шине, где и - разрядность числа, введены сумматоры со второго по г-й, где г определяет погрешность вычислений, причем и младших входов первого слагаемого первого сумматор ивходы второго слагаемого с (1+1)-го по (и+1)-й первого сумматора являются входами устройствамладших входов второго слагаемого первого сумматора подключены к нулевой шине, выходы 1-го сумматора 11г, соединены с соответствующими входами первого слагаемого (1+1)-го сумматора, выход переноса 1-го сумматора соединен с и+(2 -1)1+1)-м входом первого слагаемого (1+1)-го суммато ра, выходы с первого по и+(2-1)141-1)-й ивыход переноса 1-го сумматора соединены соответственно с входами второго слагаемого с (21+1)-го по и+(2-1)1+11-й (1+1)-го сумматора, входы первого слагаемого (1+1- 20 го сумматора с и+(2-1)+1+1)-го по и+(2-1)1+1)-й и входы второго слагаемого (1+1)-го сумматора с первого по (2 )-й подключены к нулевой шине, выходы г-го и его выход переноса являются вь 1 ходами устройства.25 На чертеже изображена структурнаясхема устройства.Устройство содержит сумматоры1,11.г, входы 2 делимого устройства, выходы 3 частного устройства, причем и млад ших входов первого слагаемого и входывторого слагаемого с (141)-го по (и+1)-й сумматора 1,1 являются входами 2 делимого устройства, входы первого слагаемого с (и 41)-го по(и+1)-1 имладших входов второго 35 слагаемого сумматора 1.1 подключены к нулевой шине, выходы сумматора 1.1.11г соединены с соответствующими входами первого слагаемого сумматора 11+1, выход переноса сумматора 1,1 соединен с и+(2- 40 -1)1+1-м входом первого слагаемого сумматора 1,1+1, выходы с первого по . и+(2-1)1+1-1)-1 и выход переноса сумматора11 соединены соответственно с входами второго слагаемого с(21+1)-го по и+(2+1 45 -1)1+1)-й сумматора 1.1+1, входы первого слагаемого с и+(2 -1)1+1+1)-го по и+2(2 -1)+1)-й и входы второго слагаемого с первого по (21)-й сумматора 1,1+1 подключены к нулевой шине, выходы сумматора 1.г и его выход 50 переноса являются выходами 3 частного устройства.На входы 2 поступает делимое - и-разрядное двоичное число А.Получение искомого частного Х можно 55 описать уравнением,А/(2 -1) -- Х (1)илиА=2 Х-Х (2) Частное Х совпадает с делимым, сдвинутым на 1 двоичных разрядов в сторонумладших разрядов, и и ри этом имеет место погрешность, которая определяется значением Х, Эта погрешность тем меньше, чем больше величина сдвига, т.е. коэффициент при Х в формуле (2). Эту величину сдвига можно увеличить умножая правую и левую части равенства на величину 2+1. Тогда в правой части имеет место выражение 2 -1.Дальнейшее увеличение коэффициента достигается умножением правой и левой части на величину 22+1, далее на величину 2 +1,4Рг- вплоть цо умножения на величчину 2 +1;А(2+1)(2 +1)(2 +1) - (2 - 1)Х, (3 где г - количество описанных домножений даюоух в правой части выражения величину (2 -1)Х, что определяет (21-и) точных разрядов результата.Устройство вычисляет частное от деления величины А нэ 2-1 путем определениявыражения, стоящего в правой части формулы (3).На и младших входов первого слагаемо-, го сумматора 1,1 поступает делимое А. Это делимое поступает на входы второго слагаемого сумматора 1.1 с (1+1)-го по (и+1)-й, т.е. сдвинутым монтажно на разрядов, что соответствует величине 2 А. При этом с выходов сумматора снимается величина А(2+1),1 Она поступает на последующий сумматор, который аналогично выполняет домножение величины А(2+1) на коэфФициент(2 +1). Для 1-го сумматора на входы первого слагаемого с первого по (п+(2 -1)Ь 2)-.й поступает величина А(2+12 +1)(2 +1), полученная на выходах (И)-го сумматора. И эта величина поступает на входы второго слагаемого 1-го сумматора с (2+1)-го по (и+(2-1)1+1-2)-й, т,е, монтажно сдвинутой: на 2 д разрядов. При этом с выходов суммцора снимается величина А(2+12 +1),(2 + +1). Единица с выхода переноса (1-1)-.го сум"матора поступает на вход (и+(2-1)1+1-1) 1-го сумматора. С выходов сумматор 1,г снимается величина А(2+1 Х 2 +1)(22+.1)По сравнению с известным предлагаемое устройство имеет большее быстродействие. Для известного устройства общую задержку, вносимую устройством, можно оценить через задержку одноразрядного сумматора кэк и К где 1 - количества тактовп - 1 гработы устройства, М = 1При этом10 обеспечивается вычисление иразрядов частного, В предлагаемом устройстве общую задержку можно определить через величину задержки в последнем сумматоре (и+2 1+г- -1) и единичных задержек (г) предыдущих сумматоров, т,е. величиной и+2 1+2(г). При этом вычисляется 2"1-и точных разрядов.В таблице приведены значения указанн ых величин включая общую. задержку, и ричем для предлагаемого устройства количество сумматоров.г выбиралось таким образом, чтобы получать не меньшее количество точных разрядов результата чем для прототипа. По результатам построен график.Сумматоры реализованы на микросхеме КТ 55 ИМЗ.Формула изобретения 20 Устройство для деления чисел на константу 2-1, содержащее первый сумматор, входы разрядов с (и+1)-го по (и+1)-й (где и - разрядность числа) первого слагаемого которого соединены с нулевой шиной, о т л и ч а ю щ е е с я тем, что, с целью повышениябыстродействия устройства, в него введены сумматоры с второго по г-й, где г определяет погрешность вычисления, причем вход и младших разрядов первого слагаемого пер вого сумматора соединен с входами разрядов с (1+1)-го по (и+)-й второго слагаемого первого сумматора и входом делимого устройства, вход 1 младших разрядов второго слагаемого первого сумматора соединен с 35 нулевой шиной, выходы 1-го сумматора, где1г, соединены с входами соответствующих разрядов первого слагаемого (+1)-го сумматора, выход переноса 1-го сумматора соединен с входом (п+2-1)1+) разряда пер40 вого слагаемого (1+1)-го сумматора, выходыразрядов суммы с первого по (и+2 -1)+1-1)-й и переноса 1-го сумматора соединены соответственно с входами разрядов с (2 1+1)-го1по (и+(2 -1)1+)-й (+1)-го сумматора входы 45 разрядов с (и+(2-1)11)-го по (и+(2+-1)1+)первого слагаемого (+1)-го сумматора соединены с входами разрядов с первого по (21)-й второго слагаемого (+1)-го сумматора и соединены С нулевой шиной, выходы сум мы и переноса г-го сумматора соединены свыходом результата устройства.