Устройство для деления чисел на константу 2 + 1

(51) ПИСАНИЕ ИЗОБРЕТЕН АВТНЕ ющие осле- жаюсумин оде дФ)(2 +1),.2 12 -1), т,е. искомуюразрядах результат величину Х в,1 ил. -р ГОСУДАР СТВ Е ННЫ Й КОМИТЕТПО ИЗОБРЕТЕНИЯМ И ОТКРЫТИЯПРИ ГКНТ СССР ОМУ СВИДЕТЕЛ ЬСТВ(71) Одесский политехнический институт (72) А.В,Дрозд, Е.Л.Полин,Е.В,Беликова и Ю,В,Дрозд(56) Авторское свидетельство СССР 1 ч. 1490675, кл. 6 06 Е 7/52, 1987.Авторское свидетельство СССР М 1658149, кл. 6 06 Р 7/52, 1989. (54) УСТРОЙСТВО ДЛЯ ДЕЛЕНИЯ ЧИСЕЛ НА КОНСТАНТУ (2+1)(57) Изобретение относится к вычислительной технике и позволяет вычислять частное Х отделения на константу (2+1) на комбина 1цианной схеме, т,е. за один такт. Целью изобретения является повышение быстроствия, Устройство содержит элементь2,1 и первый сумматор 1.1, домножаделимое А на величину 2-1, а также идующие сумматоры 1.2-1,г, домнащие полученный результат навеличин (2 +1), (2 +1) и т,дтак что 1-й41матор группы домножает на вели2- 1(2 + 1) и это опре ляет а выустройства результат А (22Изобретение относится к вычислительной технике и может быть использовано в арифметических блоках Э В М.Известно устройство для деления, содержащее сумматор, регистр делимого, регистр делителя и матрицу умножения.Недостатком устройства является егосложность,Наиболее близким к предлагаемому является устройство для деления на константу (2+1), содержащее первый сумматор, регистр делимого, промежуточный регистр, группу элементов И, счетчик, элемент ИСКЛЮЧАЮЩЕЕ ИЛИ, элемент И-НЕ, группу элементов НЕ, причем п-разрядный информационный вход регистра делимого является входом делимого устройства, а выходы п разрядов регистра делимого соединены с соответствующими входами первой группы входов сумматора, ( младших выходов сумматора соединены с первыми входами соответствующих элементов И группы, выходы которых являются выходами остатка устройства, выходы сумматора +1), +2), ., и соединены с информационными входами промежутонного регистра 1-и ахход промежутонного регистра,1 = 1, пт 1, соединен с входом соответствующего элемента НЕ группы, выход которого соединен с -м входом второй группы входов сумматора, первый выход промежуточного регистра соединен со вторым входом элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, (1+1)-й выход сумматора соединен с первым входом элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, выход которого является старшим выходом остатка устройства и соединен с первым входом элемента И-НЕ, первый выход сумматора соединен с вторым входом элемента И-НЕ, выход счетчика соединен с входом разрешения счета счетчика и третьим инверсным входом элемента И-НЕ, выход которого соединен с входом разрешения приема промежуточного регистра и вторыми входами элементов И группы, синхровход промежуточного регистра объединен с вычитающим входом счетчика и является тактовым входом устройства, вход сброса промежуточйого регистра объединен с входом установки счетчика и синхровходом регистра делимого и является входом запуска устройства, входы (и+1),п второй группы входов сумматора вход переноса сумматора подключены к единичной шине, старшие выходы сумматора (1+1), , и являются выходами частного устройства.Недостатком устройства является низкое быстродействие.Цель изобретения - повышение быстродействия, На чертеже представлена структурнаясхема устройства.Устройство содержит сумматоры 1,1, ,1.г (где г - точность вычислений), элементы5 НЕ 2,1, 2.п, вход 3 делимого устройства ивыход 4 частного устройства. На входы 3поступает делимое - п-разрядное двоичноечисло А,Получение искомого частного Х можно10 описать уравнением А/(2+1) = Х А=2 Х+Х или(3) где г - количество описанных домножений,дающих в правой части выражения величи 40гСну(2 -1)Х, что определяет(2 С-и) точныхразрядов результата.Устройство вычисляет частное от деления величины А на (2+1) путем определениявеличины выражения, стоящего в правой части формулы (3),Делимое А поступает на п младших входов первого слагаемого сумматора 1,1 черезгруппу элементов НЕ 2.1, , 2,п, Это жеделимое А поступает на входы второго слагаемого сумматора 1.1 с ф+1)-го по (и+1)-й,т.е, сдвинутым монтажно а (,разрядов, чтосоответствует величине 2 А. Сумматор 1,1выполняет операцию вычитания з дополнительном коде, При этом с его выходов снимается величина А(2-1). Она поступает наследующий сумматор, который выполняетдомнохение величины А(2-1) на коэффици 6ент (2 +1). Величина А(2-1) поступает на Отсюда следует, что частное Х совпадает с делимым, сдвинутым на 1 двоичных разряда в сторону младших разрядов, и ри этом имеет место погрешность, которая опреде ляется значением Х. Эта величина тем меньше, чем больше величина сдвига, т.е.коэффициент при Х в формуле (2), Эту величину сдвига можно увеличить умножая правую и левую части равенства на величину 25 (2-1). Тогда в правой части имеет место вы(ражение (2 -1). Дальнейшее увеличение ко 2эффициента достигается умножением правой и левой части на величину (2 +1),г(далее на величину(2 +1), вплоть до умноже 4130 р -ния на величину(2 + 1):(и+) младших входов первого слагаемогосумматора 1,2 и на входы второго слагаемого с (2 С+1)-го по (и+За-й сумматора 1.2, т,е.сдвинутой монтажно на 2 разрядов, Входыпервого слагаемого с (пК+1)-го по (п+ЗЦ-й и 52 младших входов второго слагаемого сумматора подключены к нулевой шине. С выхода сумматора 1.2 снимается величинаА(2-1)(2 +1), Для 3-го сумматора на входыпервого слагаемого с первого по (и+(2 - 10-1)1+-2)-й поступает величина А(2 - 2 11)(2 +1)(2 +1), полученная навыходах (-1)-го сумматора, Эта же величинапоступает на входы второго слагаемого -го 15сумматора с (2 +1)-го по (и+(2-1)1+-2)-й, т.е.монтажно сдвинутой на 2 6 разрядов. Приэтом с выходов сумматора снимается вели 2 - 1чина А(2-1)(2 +1)(2 +1), Единица свыхода переноса (-1)-го сумматора поступает на входы (и+(2-1)С+-1 и (п+(2 -1)1+-1)сумматора.С выходов сумматора 1,г снима 2 г - 1ется величина А(2-1)2 +1)(2 +1).По сравнению с прототипом устройствоимеет большее быстродействие, Для прототипа общую задержку, вносимую устройством, можно оценить через задержкуодноразрядного сумматора, так и К, гдеК - количество тактов работы устройства, Е- +1. При этом обеспечиваетсяиСвычисление (п 4) разрядов частного. В предлагаемом устройстве общую задержку можно определить через величину задержки впоследнем сумматоре (и+2"С+г) и единичныхх задержек (г) п редыдущих сумматоров,т.е. величиной (и+2 1+2(г)-1), При этом вычисляется (2 Ъп) точных разрядов.В таблице приведены значения указанных величин, включая общую задержку,причем для предлагаемого устройства количество сумматоров г выбирается таким образом, чтобы получать не меньшееколичество точных разрядов результата,чем для прототипа,Сумматоры реализуются на микросхемеК 155 ИМЗ.50 Формула изобретения Устр 1 йство для деления чисел на константу (2+1); содержащее первый сумматор и группу из (п 4+1) элементов НЕ (где и - разрядность числа), выходы элементов НЕ соединены с входом соответствующих разрядов первого слагаемого первого сумматора, вход переноса которого соединен с входом логической единицы устройства, о тл и ч а ю щ ее с я тем, что, с целью повышения быстродействия устройства, в него введены сумматоры с второго по г-й (где г - точность вычисления результата), и элементы НЕ с (п+2)-го по п-й, причем входы элементов НЕ соединены с входом делимого устройства и входами разрядов с Я+1)-го по (и+й второго слагаемого первого сумматора, входы разрядов с (и+1)-го по (п+)-й первого слагаемого которого соединены с входом переноса первого сумматора, входы младших 1 разрядов второго слагаемого которого соединены с входом логического нуля устройства, выходы элементов НЕ с (п-С+2)-го по п-й соединены с входами соответствующих разрядов первого слагаемого первого сумматооа, выходы которого соединены с входами (пК) младших разрядов первого слагаемого и входами разрядов с (21+1)-го по (и+31)-й второго слагаемого второго сумматора, входы разрядов с (и+(+1)-го по (п+ЗЯ-й первого слагаемого и с первого по 2(;й второго слагаемого которого соединены с входом логического нуля устройства, выходы -го сумматора (где= 2, , г) соединены с входами младших разрядов первого слагаемого (+1)-го сумматора, выход переноса -го сумматора соединен с входом (и+(2-1)1+1-1)-го разряда первого слагаемого (+1)-го сумматора, входы разрядов с 26-го по и+2 -1)1+-1)-й второго слагаемого которого соединены с входами младших (и+(2 1)1+-1) разрядов первого слагаемого (+1)-го сумматора входы разрядов с (и+(2-1)1+)-го по (и+(2 -1)+1-1)-й первого слагаемого и входы разрядов с первого по(2 С)-й второго слагаемого которого соединены с входом логического нуля устройства, выходы суммы и переноса г-го сумматора соединены с выходом результата устройства.1730624П р и м е ч а н и е, Допустим = 4,10152025Составитель А,ДроздРедактор Л.Пчолинская Техред М,Моргентал Корректор Н.РевскаяЗаказ 1512 Тираж ПодписноеВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР113035, Москва, Ж, Раушская наб., 4/5Производственно-издательский комбинат "Патент", г, Ужгород, ул,Гагарина, 101