Вычислительное устройство

(54) ВЫЧИСЛУ (57) Изобретен числительной использования лизированных устройствах и ем устройства бретения-пов ционировани иональ- парално; на дноразя соотенная игналов ельн яее, чеек 3 блок 5 вход 7 нверс СУДАРСТВЕННЫЙ КОМИТЕТ ОС УДАР СТВ Е ЫНЫ Й КОМИТЕТ0 ИЗОБРЕТЕНИЯМ И ОТКРЫТИЯРИ ГКНТ СССР ОПИСАНИЕ ИЗОБРК АВТОРСКОМУ СВИДЕТЕЛЬСТВУ(56) Авторское свидетельство СССРй). 1117635, кл, 6 06 Р 7/52, 1983. ТЕЛЬНОЕ УСТРОЙСТВО ие относится к цифровой вытехнике, предназначено дляв универсальных и специа- цифровых вычислительных является усовершенствованипо а.с. М 1117635. Цель изоышение достоверности функя вычислительного устройИзобретение относится к цифровои вычислительной технике, предназначено для использования в универсальных и специализированных цифровых вычислительных устройствах и является усовершенствовани-: ем устройства по авт. св, М 1117635,Цел ь изобретен ия - повышение достоверности функционирования вычислительного устройства.На фиг.1 приведена функциональная схема вычислительного устройства для случая в=6 и п=4 (гп - разрядность множимого, и - разрядность множителя); на фиг.2 - функциональная схема вычислительной ячейки матрицы; на фиг,3 - функциональная схема ства, Вычислительное устройство содержит матрицу вычислительных ячеек, параллельный сумматор, группу ячеек памяти, группу узлов сравнения. блок контроля, матрицу 6 ячеек памяти, входы множимого устройства, прямой и инверснь.й множителя устройства соответственно, входы первого и второго слагаемых устройства соответственно, тактирующий вход и выход результата устройства, группу выходов неисправности множителя устройства, выход неисправности работы устройтсва, установочный вход устройства, В устройстве осуществляется контроль множителя путем сравнения на неравнозначность прямого и инверсного значений его разрядов. Контроль работы устройства осуществляется путем сравнения двух результатов вычисления; прямого кода множимого и слагаемых и кода множимого и слагаемых, сдвинутых на два разряда влево. 8 ил,ячейки памяти; на фиг.4,5 - функцные схемы узла сравнения группы илельного сумматора соответственфиг.6, 7 - функциональные схемы орядного сумматора и блока контролветствен но; на фиг.8 - времдиаграмма подачи тактирующих сустройства,Функциональная схема вычислиго устройств, приведенная на фиг.1,жит матрицу 1 вычислительныхпараллельный сумматор 2, группу япамяти, групу узлов 4 сравнения,контроля, матрицу 6 ячеек памяти,множимого устройства, прямой и иный входы 8, 9 множителя устройства соответственно, входы 10, 11 первого и второгослагаемых устройства соответственно, тактирующий вход 12 и выход 13 результа.;аустройства, группу выходов 14 неиаравности множителя устройства, выход 15 нвисравноси работы устройства, установочныйвход 16 устройства,Вычислительная ячейка матрицы 1, изо.бражснная на фиг Содержит э.емен гы 1- Е17-21, элемент 22 задержки, ячейку 23 па.мяти, элементы И 23-34, злементь. И.Г 11 г" 35,36.Ячейка 3 памяти групгьизображеннаяна фиг,3, содержит элемент 37 задерж;и,элемент НЕ 38, элементь И 39 - 41 и элементИГ 1 И 42,Узел 4 сравнения группы, изобракенныи на фиг.4, содержит элемент 43 задержки, элементы 1-1 Е 44-46, элементы И 47-51,элемент ИГИ 52,Параллельный сумматср 2, изображениыЙ на фиг,5, содержит ячейки 53 памяти игруппу одноразрядных сумматоров 54,Одноразрядный сумматор 54 групгы,изображенный на фиг,бсодержиг элемент55 задержки, элемент НЕ 56-59, элементыИ 60-68, элементы ИП/ 69, 70,Блок 5 контроля, изображе;-нцй нафиг,7, содержит триггер 71, компаратор 72,группу ячеек памятл 73, элементы задерякигруппы 74, элементы 75, 7 г., элемент И 77,Вычислительное устройство реализуетфункциюЯ=А+ В О+ С,Для вычлспения произведен ля чисел В иО слагаемые А и С должны быть нулевыми.Вьчислительное устройство работаетследующим образом,В исхОДнОм состоянии нз тактлруюоийвход 12 устройства посту ает нулевой сигнал, Процесс вычисления начинается с годачи на входы 7 оз, 8 о - 8 з, 9 гг 9 з, 10 оз,11 оз устройства первыхсомножитегсй01 и В 1, инвертированногс множителя В 1, атакже слагаемых А 1 и С 1, г,а входь. ;74-75,114 - 115 поддетсЯ нулевой сигнал, на устано"вочнь 1 й вход 16 устройства - единичный сигнал, В течение Времени Тр (фиг.8)происходят вычисление в ячейках первойстроки матрицы 1 и проверка прямого иинвертированного младшего разояда множителя В 0 на неравнозначность, В случаенеисправности шины множителя с выхода141 группы устройства снимается единичный сигнал, при исправной шине - нулевой.В момент времени Тя, ко-да вычисления впервой строке матрицы 1 заканчиваются, натактирующий вход 121 устройства подаетсяединичный сигнал, которь й запоминает иифОРМЗЦИЮ, УСТЗНОВИВГВУЮСЯ На ВЫХОДЗХячеек матрицы 1 первой строки. При этом иавыхОдзГереноса яОек перВой стооки мзт"оицы 1 устанавливается соответствующий5 разряд множимого В. Си.нална входе121 устройств" запреьцает также обрабо- куячейками первой строки матрицы 1 сигиа.лОВ с входов о - 75, 8 го, 10 о - 105, 11 о - 11 в,Единичный сигнал иа входе 16 устройства: 0 сохраняетсЯ в течение Временип 1 фиг,8),Обеспечивает правильное проведение выЛг"ЛЕ.Ий цО ВторойРОКЕ Матоицц 1 И Эапоминани сиГнала в ячеые памяти второгоряда Группы15 ВРЕМЯ, ПО,З В Псра 4 ряду МЗТОИЦЫНЕПРОЛЗЭОДИ;СЯ ВЫЧИСЛЕНИЙ, ИСПОЛЬЗУЕТСЯдля гоачи нй Входу7, 102 - 105,12 - 11)устройстве мнокимого й и слагаемых А 1,С 1, сдвинуть хтаким образом на два разряда20 влево причем на вход ц 7 о л 71. 10 о и "01, 11 ои 111 устройства подаются нулевые сигналь:, на вход 162 устройства также подаетсянулевой сигнал. Черед время 2 Тр иа вход 12 зустройства подается единичнь.й сигнал, ко 25 торый запоминает информацию в ячейкахвторого ряда матоиць 1 и в ячейках 3 памятивтороо ряда группы и запоещает обработкуинбормации в этих ячейках.С момента времени 2 Т 1 вычисление30 продолжагпся в третьей строке матриць 1.1 госколг ку гервый ряд ячеек матрицы 1; перь готов к рабств, на вход 121 устройства в момент зремени Тг+Тпподается сигнал "0", который разрешает обработку35 вновь поступлвшей информации ячейкамирядэ матркць ", Сигнал этот устанавливается иа врем. т+Т, что обеспечивает правильное вычислен ет - задеркка вэлементе 1 Е и элементе задеркки),40 К моменту времени 2 Т+Тл+ т зычиспение в первом ряду матрицы, заканчиваетсяи начинаеся вы;испение во втором ее ряду. Далее - вычисление в третьей строкематрицы,45 Аиаг.огиц:.;о конвейерный процесс продолжается дал.ше. По мере окон:,ания вычислений в К-Й ступени (1К 5)устройства в нее вводится новая информация, Управ 1 ение работой ступенел устрой 50 стьа ос щестзляетсг сигналами тактовоговхода 12 устройства, как указано иа фиг.8.При этом в первый полупериод работы происходит с пр 51 мыми, а во втооом - со сдвинутыми на два разр 5;да влево операндами,55 Одновременно с вы,ислениями во всех ступеняхустрсйства происходит проверка пряМОГО и инВерснОГО значений разрядОВмножителя на неравнозначность с помощью узлов 4 сравнения груп.ы.510 устройство введены группа узлов сравнения 15 В блоке 5 контроля результат вычисления с прямыми операндами сравнивается с результатом вычисления со сдвинутыми операндами. При несравнении формируется единичный сигнал на выходе 15 неисправности работы устройства.Результат вычислений поступает на выход 13 результата устройства.Формула изобретения Вычислительное устройство по авт. св, И. 1117635, о т л и ч а ю щ е е с я тем, что, с целью повышения достоверности функционирования, в матрицу вычислительнь;х ячеек введены и+ 1-й и и+2-й столбцы, в блок контроля, матрица ячеек памятл размерности (и+1).т и а+1-я группа ячеек памяти, параллельный сумматор содеркит группу одноразрядных сумматооов и и+2 группы ячеек памяти, ричем выход элемен,та ИЛИ каждой ячейки памяти п-й группы соединен с первым входом первого элемента И соответствующей ячейки памяти первой строки матрицы, в матрице ячеек памяти первый вход первого элемента И каждой ячейки памятл любой строки, кроме первой, соединен с выходом элемента ИЛИ соответствующ й ячейки памяти предыдущей строки, вторые входы вторых элементов И ячеек памяти каждой строки матрицы соединены с соответствующим тактирующим входом устройства, выходы первых и вторых элементов ИЛИ гп+1-й и п+2-й вычислительных ячеек т-й строки матрицы соединены с соответствующими весовыми входами первого и второго слагаемых пара лельного сумматора, входы четвертого элемента НЕ пт+1-й и в+2-й вычислительных ячеек первой строки матрицы соединены с соответствующими разрядными входами множимого устройства, входы первого и второго элементов НЕ а+1-й и в+2-й вычислительной ячеек первой строкл матрицы соединены с соответствующими разрядными входами первого и второго слагаемых устройства соответственно, выход элемента ИЛИ каждой р-й ячейки памяти щ+1-й группы 1ргп + и + 1) соединен с первым входом первого элемента И р+1-й ячейки памяти гп+1-й группы, вторые входы вторых элементов И каждой ячейки памяти щ+1-й группы подключены к соответствующему тактирующему входу устройства, выходы элементов ИЛИ ячеек памяти последней строки матрицы, выход результата параллельного сумматора и выход элемента ИЛИ последней ячейки памяти гп+1-й группы соединены соответствующими информационными входами блока контроля, информационный выход которого является 20 25 30 35 40 15 50 55 выходом результата устройства. выходы неисправности блока контроля являются выходами неисправности результата устройства, первый информационный вход каждого 1-го узла сравнения группы подключен к прямому входу 1-го разряда множителя устройства 1 1 - т), второй информационный вход каждого 1-го узла сравнения группы подключен к инверсному входу 1-го разряда множителя устройства, тактовый вход каждого 1-го узла сравнения гоуппы подключен к 1-му тактирующему входу устройства, выходы сравнения узлов сравнения группы образут группу выходов неисправности множителя устройства, первый вход первого элемента И первой ячейки памяти п+1-й группы подключен к ,становочному входу устройства, в параллельном сумматоре вход первого слагаемого первого одноразрядного сумматора группы и первые входы первых элементов И нечетных ячеек памяти группы образуют вход первого слагаемого параллельного сумматора, вход второго слагаемого первого одноразрядного сумматора группы и первые входы первых элементов И четных ячеек памяти первой группы образуют вход второго слагаемого сумматора, выход элсмента ИЛИ каждой У-й ячейки памяти Т-й группы Л 1М Т - 1; 2 Т и+ 1) соединен с первь:м входом первого элемента И У-й ячейки памяти Т+2-й группы, выходы элементов ИЛИ каждой Я-й и Я+1-й ячеек памяти Я-й группы (1Кй + 1) соединены соответственно с входами первого и второго слагаемых Я+1-го одноразрядного сумматора группы, выход элемента ИЛИ каждой 0-й ячейки памяти 1-й группы (+2 С 1;1 1 и ) соединен с первым входом 0-1-л ячейки памяти 1+1-й группы, выход результата каждого Й-го одноразрядного сумматора группы соедлнен с первым входом первого элемента И Я-й ячейки памяти В+1-й группы, выход переноса каждого В-го однооазрядного сумматора группы соединен с входом переноса 8+1-го одноразрядногосумматора группы, вторые входы второго элемента И ячеек памяти М-й строки и тактовый вход М-го одноразрядного сумматора группы 1Ки + 2) подключены к Й+щ-мута;тлрующему входу устройства, вход переноса первого и вход второго слагаемого последнего одноразрядных суммато-. ров группы подключены к шине нулевого потенциала устройства, выходы элементов ИЛИ ячеек памяти последней группы и выход переноса последнего одноразрядного сумматора группы образуют выход результата параллельного сумматора.1657077 г Ь Ъ фг,Жа Составитель В.Гречневедактор Т.Федотов Техред МЛоргентал Карре учеряэ 4306 Тираж ПодписноеНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР 113035, Москва, Ж, Раушская наб 4/5 венно-издательский комбинат "Патент", г. Ужгород, ул,Гага из 01 одача /7 одача 3 у,Ь,я,С Вд гг С, Ф