Устройство для деления двоичных чисел

(5946 06 Р 7 гл /1 ж.фиК О Е ИЗОБ ЕНИ Коробк вычислител льзовано п ОСУДАРСТВЕННЫЙ КОМИТЕТ ССС ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫ АВТОРСКОМУ СВИДЕТЕЛЬСТВУ(71) Таганрогский радиотехнический инсттут им. В. Д. Калмыкова(54) УСТРОЙСТВО ДЛЯ ДЕЛЕНИЯ ДВИЧНЫХ ЧИСЕЛ(57) Изобретение относится кной технике и может быть испо разработке цифровых вычислительных машин. Целью изобретения являются расширение функциональных возможностей устройства за счет выполнения операции деления для чисел с произвольными знаками и умень шение аппаратных затрат. В устройство, содержащее регистры делимого 2, делителя 7 и частного 18, сумматоры 3, 17 и коммутатор 4, введены блок 8 памяти, элементы 2 И - 2 ИЛИ 9 - 12, элементы ИЛИ 14 - 16 и дополнительный коммутатор 13, Деление выполняется для делимого Х и делителя У с произвольными знаками в обратном коде, причем О Х 1 ф, 1/2 У 1. Текущий разряд частного может принимать значения 0; +2; +4. 1 ил.13254662ь- младших разрядов. Деление выполняо ется за и/2 циклов. Формула изобретения 1Изобретение относится к вычислителной технике и может быть использованпри разработке цифровых вычислительныхмашин,Цель изобретения - расширение функциональных возможностей устройства засчет выполнения операции деления для чисел с произвольными знаками и уменьшение аппаратных затрат.На чертеже представлена функциональная схема предлагаемого устройства.Устройство содержит вход 1 делимого,регистр 2 делимого, первый сумматор 3,коммутатор 4, синхровход 5, вход 6 делителя,регистр 7 делителя, блок.8 памяти, четыреэлемента 2 И - 2 ИЛИ 9 - 12, дополнительныйкоммутатор 13, третий 14, первый 15 и второй16 элементы ИЛИ, второй сумматор 17, регистр 18 частного, выход 19 результата,Делимое Х и делитель У подаются на входы 1 и 6 с производным знаком в обратномкоде, причем 0( Х( 1.Устройство работает следующим образом.Делимое Х с входа 1 записывается в регистр 2, Выходы регистра 2 соединены с входами сумматора 3 со сдвигом на два разряда в сторону старших разрядов. На входсумматора 3 из коммутатора 4 может поступать кратное делителю +-2 У, +.4 У. Новоезначение остатка, формируемое в сумматоре3, записывается в регистр 2. С входа 6 в регистр 7 записывается делитель У. Прямой иинверсный выходы знакового разряда регистра 7 управляют элементами 9 - 12 и коммутатором 13. К информационным разрядамкоммутатора 13 подключены выходы второго, третьего и четвертого разрядов регистра 7. Если У) О, на вход коммутатора 13проходят разряды У. У;ь У 4 делителя неменяясь. Если У(0, на выход коммутатора 13 проходят инверсии этих разрядов. Навыходе блока 8 формируют сигналы Кв1.1, управляющие элементами 9 2, где формируются сигналы 11 - ЗА. Обозначим адресные входы блока 8, подключенные к выходам регистра 2; Х., Х - Хгадресные входы, подключенные к выходам коммутатора 13, - У - У. Тогда прошивка блока 8описывается таблицей. Сигналы 1 л - 134 управляют коммутатором 4 и, пройдя через элементы 14 в 16, поступают на входы сумматора 17.Если 3 г= 1, в сумматор 3 поступает +2 У, в сумматор 17- 2. Если 1.1=1, в сумматор 3 поступает- 2 У, в сумматор 17 +2, Если 1 з= 1, в сумматор 3 поступает +4 У, в сумматор 17- 4. Если 124= 1, в сумматор 3 поступает- 4, в сумматор 17 +4. Выходы регистра 8 соединены с входами сумматора 17 со сдвигом на два разряда в сторону старших разрядов. На вход сумматора 1 поступают значения разрядов частного Х= 0; +2, +4 в обратном коле, сумматор 17 не содержит 5Устройство для деления двоичных чисел,содержащее регистры делимого, делителя и частного, два сумматора, коммутатор, причем вход делимого устройства является первым информационным входом регистра де лимого, вход делителя устроиства являетсяинформационным входом регистра делителя, выход регистра частного является выходом результата устройства, отличающееся тем, что, с целью расширения функциональных возможностей за счет выполнения операции деления для чисел с произвольными знаками и уменьшения аппаратных затрат, в устройство введены блок памяти, четыре элемента 2 И - 2 ИЛИ, три элемента ИЛИ и дополнительный коммутатор, причем выход -го разряда регистра делимого 1 где = 2,3а, и - разрядность операторов) соединен с ( - 2)-й разрядом первого информационного входа первого сумматора, второй информационный вход которого соединен с выходом коммутатора, -е разряды первого и второго информационных входов которого соединены с прямыми и инверсными выходами ( - 1)-х разрядов регистра делителя., прямой и инверсный выходы ( - 2) -х разрядов которогосоединены с третьим и четвертым информационными входами коммутатора, первый, второй, третий и четвертый управляющие входы которого соединены с выходами первого, второго, третьего и четвертого элементов 2 И - 2 ИЛИ соответственно, первые и вторые входы которых соединены с прямым и инверсным выходами соответственно зна кового разряда регистра делителя и с первым и вторым управляющими входами дополнительного коммутатора, первый и второй информационные входы которого соединены с прямым и инверсным выходами соответ ственно второго, третьего и четвертого разрядов регистра лелителя, знаковый и пять старших разрядов регистра делимого соединены с первым адресным входом блока памяти, второй адресный вход которого соединен с выходом дополнительного коммутатора, выход первого сумматора соединен с вторым информационным входом регистра делимого, вход разрешения записи которого соединен с входом разрешения записи регистра частного и является синхровходом устройства, первый выход блока памяти соединен с третьими входами первого и второго элементов 2 И - 2 ИЛИ, четвертые входые которых соединены с вторым выходом блока памяти, третий выход которого соединен с третьими входами третьего и 5 четвертого элементов 2 И - 2 ИЛИ, четвертыевходы которых соединены с четвертым выходом блока памяти, выход первого элемента 2 И - 2 ИЛИ соединен с первыми входами325466 О О О О О О О О О О О О О О О О О О ОО О О О О 1 О 1 1 О О О О О 1 О О О О О О О 1 О О О О О О О О О 1 О 1 О 1 1 1 О 1 О О О О О 1 1 1 О О О О 1 1 О О 1 1 О О О 1 О О О О 1 1 О О 1 О О 1 О 1 1 1 О О 1 ОО 1 О 1 О О 1 1 1 1 1 1 1 О 1 О 1 О О О 1 1 О 1 О О О 1 О 1 1 О 1 О О 1 О О 1 1 1 О 1 О 1 1 О 1 О1 1 1 1 О 1 1 О О 1 О О О О О О 1 Составитель Н. МаркеловаРедактор В. Петраш Техред И. Верес Корректор М. ПожоЗаказ 31 О/44 Тираж 672 ПодписноеВНИИПИ Государственного комитета СССР по делам изобретений и открытий113035, Москва, Ж - 35, Раущская наб., д. 4/5Производственно-полиграфическое предприятие, г. Ужгород, ул. Проектная, 4 3первого и второго элементов ИЛИ, выход второго элемента 2 И - 2 ИЛИ соединен с первым входом третьего элемента ИЛИ, выход которого соединен с (и+2)-м разрядом информационного входа второго сумматора, (и+ 1)-й разряд которого соединен с выходом первого элемента ИЛИ, второй вход которого соединен с выходом четвертого элемента 2 И - 2 ИЛИ, выход третьего элмен та 2 И - 2 ИЛИ соединен с вторыми входами первого и четвертого элементов ИЛИ, выход которого соединен со старшими разрядами первого информационного входа второго сумматора, (+2) -й разряд второго информационного входа которого соединен с выходом -го разряда регистра частного, информационный вход которого соединен с выходом второго сумматора. О 1 1 О 1 О 1 О 1 О 1 О 1 О 1 1 1 1 1 О 1 О 1 О 1 О 1 ОО 1 О