Умножитель

(504 С 0 ОПИСАНИЕ ИЗОБРЕТЕНИ ф. ьг,).йг юл. Р 28 блем моделирова ССР видетельство СССР 06 Г 7/52, 1976. детельство СССР 06 Р 7/52, 1984 управ зрядляемого делителя ОСУДАРСТВЕННЫЙ КОМИТЕТ СССРПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ К АВТОРСКОМУ СВИДЕТЕЛЬСТВ(71) Институт пв энергетике АН(57) Изобретениетельной техникеперемножения чисуровню и по времройства, решающитребуют большихЦель изобретениятурных затрат. Птигается заменой относится к вычисли- предназначено для л, квантованных по ни. Известные устуказанную задачу, ппаратурных затрат. - сокращение аппараставленная цель доси-разрядного частоты, 2 п-ра13270 ного реверсивного счетчика и вычитателя на коммутатор 7. Использование коммутаторов.4 и 7, элементов ИЛИ 1 О, одноразрядного сумматора 8 и многоразрядных сумматоров 3 позволило организовать передачу на вход накапливающего сумматора, состоящего из многоразрядного сумматора 9, в обратную связь которого подсоединен регистр 14, последовательность ряда натуральных чисел со знаком, определяемым 1 93приращением перемножаемых чисел, вырабатываемых реверсивным счетчиком 5. Использование в контуре реверсивного счетчика схемы сравнения б позволило сохранить следящий режим работы устройства. Кроме этого, отсутствие управляемого делителя частоты и делителя частоты позволило получить дополнительный: положительный эффект, заключающийся в увеличении быстродействия устройства. 1 ил.Изобретение относится к автоматике и вычислительной технике, в частности к устройствам для обработкиданных, и может быть использовано всистемах моделирования с аппаратурной 5реализацией функций, в устройствахдискретной обработки сигналов, везде,где необходимо перемножать, последовательность чисел, квантованных поуровню и по времени,Цель изобретения - сокращение аппаратурных затрат.На чертеже изображена функциональная схема умножителя.Умножитель содержит входы 1 и 2знаковых разрядов первого и второгосомножителей, пеРвый 3, и втоРой Згмноговазоядные сумматоры, первый 4,второй 4, третий 4 и четвертый 41коммутаторы, реверсйвные счетчики5 -5, схемы бсравнения, пятый7, шестой 7 г, седьмой 7 и восьмой3коммутаторы, одноразрядный мумматор 8 третий многоразрядный суммаУ25тор 9, два элемента 10, и О ИЛИ,гвходы 11 и 12 абсолютной величиныпервого и второго сомножителей, тактовый вход 13, регистр 14, выход 15результата.Устройство работает следующим обЗОразом.Числа в дополнительном коде, умно-,1жение которых производится в умножителе, можно представить как Х =Х, Хи У=У, У, где Х и У - знаки чисел, 35а Х и У - абсолютные величины приМХ=О и=0 или дополнения абсолютныхМвеличин при Х=1 и 7=1,Рассмотрим работу умножителя на примере двух чисел Х =1,10 = -2 и =0,1= 3 при представлении ин-, формации тремя двоичными разрядами, учитывая и знаковый. В исходном состоянии на входы 1, 2 и 11, 12 поданы нулевые коды, все реверсивные счетчики 5 - 5 сброшены в нуль, регистр 14 также сброшен в нуль (цепи установки в нуль с целью упрощения схемы не показаны), вследствие этого на выходах "Больше" и "Меньше" схем б, - 6 сравнения вырабатываются нули. После этого на вход 1 поступает знак Х числа Х, на вход 2 - знак У числа У , на вход 11 - величина Х, а на вход 12 - величина 1, При этом на выходе многоразрядного сумматора,"3 образуется величина равная Х + У = =- 4 + 0=4, которая поступает на вход второго числа схемы б сравнения. Схема б сравнения сравнивает значе 2ние на выходе реверсивного счетчикаФ5 с величиной рй Х+4+ 3 =-7, схема 6 сравнения сравнивает значение на выходе реверсивного счетчика 5 с величиной У + Х = 0 + 2 = 2, а схема 64 сравнения - значение на выходе реверсивного счетчика 5 с величиной Х + У = 2 + 3 = 5, вырабатываемой многоразрядным сумматором Зг .После этого все схемы 6 - 6 сравнения вырабатывают значение единицы на выходах "Больше", которые открывают коммутаторы 4 - 4 для поступления импульсов на суммирующие входы реверсивных счетчиков 5 - 5 . Значение единицы на первых выходах схем 6.113270934 6 сравнения коммутируют на выходы ния, равные в десятичном эквиваленте, коммутаторов 7, в , 7следующие коды: минус единице. На выходе одноразряд щМ0 0 0 0 код на выходе коммутатора 7; ного сумматора 8 образуется число 1 111 7 5 Равное сумме двух единиц, снимаемых251111 , 7с выходов Больше схем 6, и 6+ срав7 нения и поступающих на входы одноЕсли рассмотреть обратный код, по- разрядного сумматора 8 через первый ,лученный на выходе коммутаторов 7и втоРой 102 элементы РдЛ соот и 73получаемый инвертированием ну ве ственно.левого кода с выходов реверсивныхсчетчиков 5 и 5 как дополнительньйТаким образом, на выходе шести 2 3код некоторого отрицательного числа, входового многоразрядного сумматора то таким образом на выходе коммута образуется код числа, равного сум.торов 7 и 7 вырабатываются значе ме следующих чисел:1 20 - величина с выхода коммутатора 7,;1 72+(-) 1 70 7ф2 - величина на выходе одноразрядного сумматора 8;0 - величина на выходе многовходового многоразрядногосумматора 9.По переднему фронту синхроимпульса, поступающего с тактового входа 13 на синхровход регистра 14, указанная сумма на выходе сумматора 9 записывается в регистр 14. После этого по заднему фронту синхроимпульсов, поступающих с входа 13 на суммирующие входы реверсивных счетчиков 51 5 , все реверсивные счетчики 5 - 5Ф устанавливаются в единицу, На этом первый такт работы устройства закончен.При поступлении новых значений кодов Х и У на входы устройства схе 5ма Работает аналогично. Так, при поступлении на входы новых двух чисел1 на выходе регистра 14 образуется код искомого произведения Ххх 7=-1.О.исанным отслеживанием положительных и отрицательных приращений сомножителей можно довести их до произвольного значения, умещающегося в разрядную сетку умножителя.Ф о р м у л а и з о б р е т е.н и яУмножитель, содержащий генератор импульсов, восемь коммутаторов, четыре реверсивных счетчика, четыре схемы сравнена, три многоразрядных сумматора, причем входы знаковых разрядов первого и второго сомножителей умно- жителя соединены с первым и вторым информационными входами первого многоразрядного сумматора, входы абсо 25 лютной величины первого и второгосомножителей умножителя соединены спервым и вторым информационными входами второго многоразрядного сумматора, первые выходы первого, второго, 30 третьего и четвертого коммутаторовсоединены с суммирующими входами второго, третьего и четвертого счетчиков соответственно, вычитающие входыкоторых соединены с вторыми выходами З 5 первого, второго, третьего и четвертого коммутаторов соответственно,первые и вторые управляющие входы которых соединены с первыми и.вторымиуправляющими входами пятого, шестого, 40 седьмого и восьмого коммутаторов, свыходами "Больше" и "Меньше" соответственно первой, второй, третьей ичетвертой схем сравнения, входы первых чисел которых соединены с выхо дами первого, второго, третьего ичетвертого счетчиков соответственно,выходы первого и второго многоразрядных сумматоров соединены с входамивторого числа первой и четвертой схем 50 сравнения соответственно, входы зна-кового разряда первого и абсолютнойвеличины второго сомножителей умножителя соединены с соответствующимивходами второго числа второй схемы 55 сравнения, вход знакового разрядавторого и абсолютной величины первого сомножителей умножителя соединеныс соответствующими входами второгочисла третьей схемы сравнения, о т -132709 Составитель Н.МаркеловаТехред Л.Сердюкова Корректор М.Пожо Редактор Е.КопчаЗаказ 3390/45 Тираж 672 ПодписноеВНИИПИ Государственного комитета СССРпо делам изобретений и открытий113035, Москва, 11(-35, Раушская наб., д. 4/5 Производственно-полиграфическое предприятие, г. Ужгород, ул. Проектная, 4 5л и ч а ю щ и й с я тем, что, с целью сокращения аппаратурных затрат, в него введены одноразрядный сумматор, два элемента ИЛИ. и регистр, причем тактовый вход умножителя соединен ,с информационными входами первого, второго, третьего и четвертого коммутаторов и тактовым входом регистра, выходы первого, второго, третьего и четвертого счетчиков соединены с пря мыми и инверсными информационными входами соответственнд пятого, шестого, седьмого и восьмого коммутаторов, выходы которых соединены с первым, вторым, третьим и четвертым информа ционными входами третьего многоразрядного сумматора, выход которого 3 бсоединен с информационным входом регистра, выход которого является выходом результата умножителя и соединен с пятым информационным входоммногоразрядного сумматора шестойинформационный вход которого соединен с выходом одноразрядного сумматора, первый и второй информационныевходы которого соединены с выходамисоответственно первого и второго элементов ИЛИ, первый и второй входыпервого элемента ИЛИ соединены с выходами "Больше" и "Меньше" первойсхемы сравнения, выходы "Больше" и"Меньше" четвертой схемы сравнениясоединены с первым и вторым входамивторого элемента ИЛИ.