Устройство для вычисления обратной величины нормализованной двоичной дроби

СОЮЗ СОВЕТСКИХСОЦИАЛИСТИЧЕСНИХРЕСПУБЛИН 19) (1 4 С 06 Р 7/52 ПИСАНИЕ ИЗОБРЕТЕНИД ВТОРСЙОМУ СВИДЕТЕЛЬСТВУ- 2 использдействуюствах цшин, Це л, Ъ 33ернетики им.В, Глу ется повыбратной изобре я яв шение точности вычислен и Н.И.Коновалова 88.8) свидетельство СС 06 Р 7/38, 1965 идетельство СССР 06 Р 7/Э 8, 198 ДЛЯ ВЫЧИСЛЕНИЯ РМАЛИЗОВАННОЙ ДВБРАТИЧк облас жет быт е относ техники ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЫТИ(54) УСТРОЙСТВОНОЙ ВЕЛИЧИНЫ НОНОЙ ДРОБИ(57) Изобретенивычислительной вано, в частности, в быстрощих арифметических устройфровых и комбинированных мавеличины, Для достижения це и в устройство, содержащее регистр 1 аргумента, вычитатель 2, сумматор-вычитатель 3, дополнительно введены элемент ИЛИ 5, элемент И 7, счетчик 8 и матричный умножитель 4. В устройстве вначале получается приближенное значение обратной величины у =3-2 х, а затем оно с помощью счетчика приближается с точностью младшего разряда к значению у=1/х, 2 ил.йФИзобретение относится к области вычислительной техники и может быть использовано, в частности, в быстродействующих арифметических устройствах цифровых и комбинированных машин.Целью изобретения является повышение точности работы устройства.На фиг.1 показана Функциональная схема устройства для вычисления обратной величины нормализованной двоичной дроби; на фиг,2 - графики функ 1ций у=-, у=3-2 х.хВ устройстве вначале получается приближенное значение обратной величины равное у=3-2 х, а затем с помощью счетчика импульсов оно приближается с точностью младшего разряда к1значению у=-, что соответс.твует прихближению из ординаты на прямой у==3-2 х к соответствующей ординате на1кривой у=-,хУстройство для вычисления обратной величины нормализованной двоичнойдроби содержит регистр 1 аргумента,вычитатель 2, сумматор-вычитатель 3,матричный умножитель 4, элемент ИЛИ5, вход б тактовых импульсов, элементИ 7, счетчик 8.Устройство работает следующим образом.В регистр 1 аргумента заноситсяпрямой код нормализованной двоичнойдроби. С выхода регистра 1 аргументапрямой код, сдвинутый на один разрядв сторону старших разрядов, поступаетна вычитатель 2, где вычитается иэпостоянной величины, равной трем. Полученный результат, равный 3-2 х, поступает на сумматор-вычитатель 3, навход вычитаемого которого поступаетнулевой сигнал, так как счетчик 8в начальный момент включения обнулен,Результат с выхода сумматора-вычитателя .3, равный в данный момент первоначальному приближению к обратнойвеличине у, =3-2 х (фиг.2), подаетсяна умножитель 4, на который поступаетпрямой код нормализованной двоичнойдроби с выхода регистра 1, Как видноиз графика на фиг,2, ху,1, что инаблюдаем на выходе умножителя. Необходимо достигнуть более точного приближения к обратной величине, т,е.1 пп х. у; -+ 1, где 1.=1 - т - число5985 2 итераций, что и достигается с помо 10 15 20 25 30 35 40 45 50 55 щью устройства.1,сли на выходе матрицы умножения получили значение 1 .ху с 10, то на1входы элемента И 7 поступают единичные сигналы. Двоичный код с выхода счетчика 8 подается на входы вычитаемого сумматора-вычитателя 3. Результат вычитания на выходе сумматоравычитателя 3 получается меньше предыдущего. Процесс увеличения значения счетчика и уменьшения результата на выходе сумматора-вычитателя продолжается до тех пор, пока на выходе умно- жителя не получим величину ху; й 1, 000. Этот результат зафиксирует элемент ИЛИ и подаст нулевой сигнал на вход элемента И. В этом случае перекрывается поступление тактовых импульсов на счетный вход счетчика 8, который прекращает свою работу, и на выходе устройства получим значение обратной величины нормализованной двоичной дроби с точностью, определяемой величиной младшего разряда. формулаизобретения Устройство для вь;числения обратной величины нормализованной двоичной дроби, содержащее регистр аргумента, сумматор-вычитатель и вычитатель, входы первого и второго разрядов уменьшаемого которого соединены с шиной логической единицы устройства, шина логического нуля которого соединена с входом 1.-го разряда уменьшаемого вычитателя (где 1.=3,4 -и+2;и - разрядность аргумента) и с входами первого, второго, третьего и четвертого разрядов вычитаемого сумматора-вычитателя, входы разрядов уменьшаемого которого соединены с выходами разрядов вычитателя, вход д-го разряда вычитаемого которого соединен с выходом (1.-1)-го разряда регистра аргумента, выходы разрядов сумматора-вычитателя являются выходами устройства, о т л и ч а ю щ е е с я тем, что, с целью повышения точности работы, в него введены матричный умножитель, счетчик и элементы И и ИЛИ, причем выходы разрядов сумматора в вычитателя соединены с входами разрядов первого сомножителя матричного умно- жителя, входы разрядов с первого по и-й второго сомножителя соединены с выходами соответствующих разрядов регистра аргумента, шина логической672ого комитета С ий и открытий аушская наб.,Тираж ИИПИ Государствен делам изобрете Москва, Ж, ПодписноеР 30 роизводственно-полиграфическо жгород, ул. Проектна прияти единицы устройства соединена с входом первого разряда вычитаемого вычитателя, вход второго разряда вычитаемого которого соединен с шиной логического5 нуля устройства и с входами (п+1) - го и (и+2)-го разрядов второго сомножителя матричного умножителя, выход первого разряда которого соединен с первым входом элемента И, второй вход 1 О которого соединен с выходом элементаР 985 4ИЛИ, 3-й вход которого (где 3=1,2,2(п+3) соединен с выходом Ц+1) - го разряда матричного умножителя, тактовый вход устройства соединен с третьим входом элемента И, выход которого соединен со счетным входом счетчика, выходы разрядов которого соединены с входами разрядов вычитаемого с пятого по (п+2)-й сумматора