Устройство для умножения

СОВЕТСКИХЛИСТ ИЧЕСКИБЛИК А СОЦИА 9) 04 С 6 ОПИСАНИЕ ИЗОБРЕТЕНИ ЬСТВ ОРСНОМУ СВИДЕ бенно эффективиспользованиихем. Целью изобение быстродейсистеме счисления. О но его применение пр больших интегральных ретения является пов 25 нст отехничес беспеченияа выходах значений их цифр ствия устройства эа сч возможности формирован блоков вычисления разр)детельство СССР Ь Р 7/52, 1981. тельство СССР Р 7/52, 1978. дныхмладшии ва за ногоря ножения, с ого, и бло значений гистры 3 и держит бло узла 6 сум ДЛЯ УМНОЖЕНИЯ тносится к вычиси может быть исполь тке быстродействую- умножения чисел, юбой позиционной адержки. 3 ил. УДАРСТВЕННЫИ КОМИТЕТ СССРДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЫТИЙ(57) Изобретениелительной техникезовано при разрабших устройств дляпредставленных в произведения старших и их разрядных произведе ном коде. Она достигну го, что устройство для держашее регистр 1 множи ков вычисления разрядных произведения, буФерные первой и второй групп, приведения, состояший и мирования и регистра 71 13222Изобретение относится к вычислительной технике и может быть использовано при разработке быстродействующих устройств для умножения чисел, представленных в любой позиционной системе счисления. Особенно эффективно его применение при использованиибольших интегральных схем.Цель изобретения - повышение быстродействия устройства. 10На фиг. 1 изображена структурнаясхема устройства для умножения; нафиг, 2 - массив слагаемых, для случая двоично-кодированной 64-ричнойсистемы счисления (Ь= 2 и 1 = 6), который суммируется каждым блоком вычисления разрядных значений произведения до тех пор, пока на его выходах не получаются старшая и младшаяцифры разрядного произведения в двухрядном коде; на фиг. 3 - процесс суммирования массива слагаемых по фиг.2в каждом блоке вычисления разрядныхзначений произведения.Устройство для умножения содержити-разрядный регистр 1 множимого, иблоков 2 вычисления разрядных значений произведения, и буферных регистров 3 первой группы, и буферных регистров 4 второй группы, блок 5 приведения, состоящий из узла 6 суммирования и регистра 7 задержки, вход 8коррекции и вход 9 множителя устройства, выход 10 устройства, выход 11д-го разряда регистра 1 множимого,выход 12 старшего разряда блока 2,выход 13 младшего разряда блока 2,выход 14 переноса узла 6, выход 15суммы узла 6. Совокупность -го блока 2 вычисления разрядных значений 40произведения и д-х буферных регистров 3 и 4 может быть конструктивновыполнена в виде единого модуля 16.Каждый блок 2 вычисления разрядныхзначений произведения является комбинационной схемой, выполняющей следующие функцииР = ХУ + А + В,где Х, У - значения первого и второгосомножителей блока 2 соответственно; 50А, В - значения первой и второй группслагаемых блока 2 соответственно (вобщем случае количество слагаемых вгруппах может быть различным).55На фиг. 2 для случая использования в устройстве двоично-кодированной 64-ричной системы счисления (т.е. когда Ь = 2, 1 = 6 и М =2 = 64) и в предположении,что старшая и младшая цифры разрядного произведения блока 2 формируются в двухрядном коде, приведен массив слагаемых, который суммируется каждым блоком 2 вычисления разраэрядных значений произведения устройства. Первая группа слагаемых А блока 2 изображена знаком "+", вторая группа слагаемых В показана знаками 1 11Х , а массив частичных п рои э в ед е ний , образующийся в блоке 2 в результате перемножения сомножителей Х , У , и э о бр аж е н в виде матрицы точек .Фиг . 3 иллюстрирует процесс с уммиро в ания в блоке 2 массива слагаемых , показанного н а фи г , 2 . Суммирование осуществляется по т а к н а эыв а емому " экономичному алгоритму сво р ачив ания многорядного кода к двухрядному с использованием одноразрядных дв оичных сумматоров . Те двоичные разряды слагаемых массива , которые об р аб а тыв ают с я одним и тем же одно ра эр ядным двоичным сумматором , обведены о в ал ьно й линией . Как видно и з фи г . 3 , п р еоб р а э ов ание исходного де в я тирядно го кода к результирующему двухрядному коду осуществляется з а четыре шага 1- 1 Ч , В результате этого на выходах 1 2 и 1 3 блока 2 и старшая 6 4- рична я , и младшая 6 4- рич ная цифры е го разрядного произведения формируются в двухрядном коде .Блок 5 предназначен для приведения к однорядному коду многорядного к ода результата , формируемого в процесс е умножения в первом б уфе р н ом р еги стр е 4 второй группы .1Устройство для умножения работаетследующим образом,В исходном состоянии регистр 7 задержки и буферные регистры 3 и 4 всехмодулей 16 обнулены, в регистре 1множимого хранится без знака и-разкрядный 2 -ичный код множимого (и 1 сразрядный двоичный код множимого).Здесь предполагается, что множимоеи множитель представлены в двоичноКкодированной 2 -ичной системе счисления, т,е. каждый разряд как множимого, так и множителя, представляет собой набор из К двоичных цифр.В каждом из и первых тактов работыустройства на его вход 9 поступаетпараллельно Е двоичных разрядов множителя, начиная с младших разрядов.,При этом в -ом блоке 2 вычисленияразрядных значений произведения осу 3 1322шествляется умножение 1 т. двоичных раэрядов множимого, поступающих на еговход первого сомножителя с выхода 11я1-го 2 -ичного разряда регистрамножимого, на 1 с двоичных разрядов 5множителя, поступаюп 1 их на его входвторого сомножителя с входа 9 множителя устройства, и прибавление кмладшим двоичным разрядам получившегося при этом 2 1 с.-разрядного произне дения слагаемых, поступающих с выходаг-го буферного регистра 3 на вход сласлагаемых г-го блока 2, и слагаемых,поступающих с выхода (г+1)-го буферного регистра 4 на вход слагаемых 15г-го блока 2.После этого сформированные в многорядном коде (в частном случае вдвухрядном) Е старших двоичных разрядов результата г-го блока 2 с его вы хода 12 записываются в г-е буферныерегистры 3, а Е младших двоичныхразрядов результата, также сформированные в многорядном коде (н частномслучае в двухрядном),с его выхода 13 25записываются в -й буферный регистр 4.Одновременно с работой блоков 2 вычисления разрядньгх значений произведения работает и блок 5, который осуществляет приведение к однорядномукоду многорядного кода, формируемогов процессе умножения в первом буферном регистре 4.После выполнения и первых тактовработы устройства на его вход 9 множителя поступает нулевая информацияи далее осуществляется еще дополнительно и тактов, в течение которыхиз устройства выводится с соответствующим преобразованием информация,хранимая в регистре 7 задержки блока 5 и н буферных регистрах 3 и 4 всехмодулей 16. Вывод 2 и-разрядного произведения в устройстве осуществляетсячерез его выход 1 О в параллельно-по 45следовательном коде (по 1 двоичныхразрядов в каждом такте).В рассмотренном случае на вход 8коррекции устройства но всех его 2 птактах подавалась нулевая информация,5 ОВ тех же случаях, когда требуется получить округленное и-разрядное произведение, необходимо в первом тактеработы устройства на его вход 8 коррекции подать Е-разрядный двоичный55яол 100000. Это позволяет осу 1 ествить округление без дополнительныхвременных затрат,265 4Используя определенным образом вход 8, можно одновременно выполнять н нем операцию умножения двух и-разрядных чисел с подсуммиронанием к л старшим разрядам произведения некоторого п-разрядного слагаемого или группы слагаемых. Вход 8 может быть эффективно использован также для ннедения н произведение коррекции при умножении чисел н дополнительном коде,Умножение п-разрядных чисел н устройстве может быть выполнено и эа (и+) тактов, если после выполнения и-го такта содержимое буферных регистров 3 и 4 модулей 16 подать для окончательного суммиронания ьса соответствующие входы быстродействующего многовходового блока суммирования (блок суммирования и соответствующие связи показаны штриховой линией).Формула изобретенияУстройство для умножения, содержащее регистр множимого, и блоков вычисления разрядных значений произведения (и - число разрядов множимого), п буферных регистров первой группы, и буферных регистров второй группы выход г-го разряда регистра множимого соединен с входом первого сомножителя г-го блока вычисления разрядных значений произведения (г. = 1,2п), нход второго сомножителя которого соединен с входом множителя устройства, выход г-го буферного регистра первой группы соединен с входом первого слагаемого 1-го блока вычисления разрядных значений произведения, вход второго слагаемого которого соединен с выходом (1+1)-го буферного регистра второй группы, вход второго слагаемого 1.-го блока вычисления разрядных значений произведения соединен с входом коррекции устройства, входы буферных регистров первой и второй групп соединены с выходами старшего и младшего разрядов соответствующих блоков вычисления разрядных значений произведения, о т л и ч а ю щ е е с я тем, что, с целью повьппения быстродействия, значения младшего и старшего разрядов произведения блока вычисления разрядных значений произведения формируются в многорядном коде, н него введен блок приведения, в состав которого входят узел суммирования и регистр задержки, при этом вы5 1322265 6ход первого буферного регистра второй выходом регистра задержки, вход кото- группы соединен с входом первого сла- рого соединен с выходом переноса узгаемого узла суммирования, вход вто- ла суммирования, выход суммы которо- рого слагаемого которого соединен с го является выходом устройства.1)К Х ХЭСоставитель Н. МаркеловаТехред Л.Олийнык ректор, А. Ильин ктор П. Ге Ужгород, ул. Проектная,ХХХХ ХХХХказ 2865/45 Тираж 672 ПодписноВНИИПИ Государственного комитета СССРпо делам изобретений и открытий113035, Москва, Ж, Раушская наб., д. 4/5 роиэводственно-полиграфическое предприяти 00