Устройство для суммирования последовательных кодов

СОЮЗ СОВЕТСКИХСОЦИАЛИСТИЧЕСКИХРЕСПУБЛИН А 1 19) (11 12544 6 Р 7/50. ОПИСАНИЕ ИЗОБРЕТЕНИЯК АВТОРСКОМУ СВИДЕТЕЛЬСТВУ и(56) Авторское с У 1149248, кл. ССоловьев Г,Н, ройства ЭВМ, М,; с, 137, рис. 5-1 идетельство СССР 06 Р 7/50, 1983. Арифметические ус Энергия, 1978, а. ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССРПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ(54) УСТРОЙСТВО ДЛЯ СУММИРОВАНИЯПОСЛЕДОВАТЕЛЬНЫХ КОДОВ(57) Изобретение предназначено дляиспользования в решающих блоках цифровых интегрпрующих структур (ЦИС),а также может быть использовано впроцессорах цифровых вычислительныхмашин. В отличие от известных устройств предложенное позволяет произ-,водить обработку чисел в обратном двоичном коде старшими разрядами вперед, затрачивая на суммирование столько же времени, что при суммированиив дополнительных кодах, в то время,как при суммировании младшими разрядами вперед время суммирования в обратНом коде за счет циклического переноса в 2 раза больше, чем в допол,нительном коде, А так как обработкастаршими разрядами вперед дает к томуже возможность выделять приращениязадолго до окончания процесса вычислений и тем самым позволяет организовать обмен информацией параллельнопроцессу вычислений, то в результатепредлагаемый сумматор, оперирующийс обратными кодами, позволяет повысить быстродействие ЦИС в 2,5 разапри затратах оборудования в 1,3 разаменьших, чем при использовании дополнительного кода, Положительный эффект достигается введением четвертогоэлемента И и второго элемента ИЛИ.1 ил,54472 12 18вход первого элемента И подключен че,рез второй элемент НЕ к шине окончания суммирования устройства, первый ивторой входы четвертого элемента И соединены соответственно с прямым выходом триггера и-го разряда регистрасдвига и с шиной окончания суммирования устройства, первый и второй входывторого элемента ИЛИ соединены соот- О ветственно с выходом переноса одноразрядного сумматора и с выходом четвертого элемента И, выход второгоэлемента ИЛИ соединен с первым входом первого элемента 15 И второго разряда регистрасдвига,ного регистра сдвига соединен с первым входом первого элемента И следующего разряда регистра сдвига, а второй вход первого элемента И данного разряда регистра сдвига соединен с вторым входом третьего элемента И данного разряда регистра сдвига, выходы второго и третьего элементов И данного разряда регистра сдвига соединены с входами элемента ИЛИ данного разряда регистра сдвига, выход которого соединен с П-входом триггера данного разряда регистра сдвига, первый вход первого элемента И второго разряда регистра сдвига соединен с выходом переноса устройства, второй17 Составитель Техред Л.Се редактор Н,Слободяни ПодписноеР аказ 4721/ Тираж 6 ВНИИПИ Государственного по делам изобретений 3035, Москва, Ж, Раушмитета С и открыт ская наб 4/5 Проект едприятие, г. Ужгород Производственно-полиграфическ1254472 2 каждом разряде регистра 10 сдвига соединен с тактовой шиной 20, Входычетвертого элемента И 8 и второгоэлемента НЕ 9 подключены к шине 21, 35Выход суммы одноразрядного сумматора2 и выход второго элемента ИЛИ 7 сое -динены соответственно с выходом 22суммы и выходом 23 переноса.Устройство работает следующим образом. 40 45 50 55 Изобретение относится к вычислительной технике и предназначено дляиспользования в решающих блоках цифровых интегрирующих структур, а такжеможет быть использовано в процессорах цифровых вычислительных машинЦелью изобретения является повышение быстродействия,На чертеже представлена функциональная схема устройства.Устройство содержит первый элементИ 1, одноразрядный сумматор 2, второйэлемент И 3, первый элемент НЕ 4, гпервый элемент ИЛИ 5, третий элементИ 6, второй элемент ИЛИ 7, четвертыйэлемент И 8, второй элемент НЕ 9, регистр 10 сдвига, содержащий в каждомразряде триггер 11, а в каждом разряде, начиная с второго, содержащийпервый элемент И 12, второй элементИ 13, элемент НЕ 14, третий элементИ 15, элемент ИЛИ 16.Устройство содержит также вход 17первого операнда, шину 18 разрешенияприема, вход 19 второго операнда,тактовую шину 20, шину 21 окончаниясуммирования, выход 22 суммы и выход,23 переноса последовательного сумматора. Выход первого элемента И 1 соединен с первым входом одноразрядного сумматора 2, выход суммы которого соединен с первым вхбдом второго элемента И 3, второй вход которого соединен с выходом первого элемента НЕ 4, а выход соединен с первым входом первого элемента ИЛИ 5, второй вход . которого соединен с выходом третьего элемента И 6. Выход переноса одноразрядного сумматора 2 соединен с первым входом второго элемента ИЛИ 7, второй вход которого соединен с выходом четвертого элемента И 8, а выход второго элемента НЕ 9 соединен с входом первого элемента И 1. Выход первого элемента ИЛИ 5 подключен к 0- входу триггера 11 первого разряда регистра 10 сдвига, В каждом разряде регистра 10 сдвига, начиная с второго, первый вход первого элемента И 12 регистра 10 сдвига соединен с первым входом второго элемента И 13 регистра 10 сдвига и через элемент НЕ 14 ре" гистра 10 сдвига соединен с первым входом третьего элемента И 15 регистра 10 сдвига. Вторые входы второго элемента И 13 и третьего элемента И 15 регистра 10 сдвига соединены соот 10 15 20 25 ветственно с инверсным и прямым выходами триггера 11 предыдущего разряда1 регистра 10 сдвига, Выход первогоэлемента И 12 регистра 10 сдвига соединен с первым входом первого элемента И 12 регистра 10 сдвига следующегоразряда, а второй вход первого элемента И 12 регистра 10 сдвига соединенс вторым входом третьего элемента И 15 регистра 10 сдвига, Выходы второго элемента И 13 и третьего элемента И 15 регистра 10 сдвига соединены с соответствующими входами элемента ИЛИ 16 регистра 10 сдвига, выход которого соединен с 0-входом триггера 11 того же разряда регистра О сдвига. Первый вход первого элемента И 12 второго разряда регистра 10 сдвига соединен с выходом второго элемента ИЛИ 7, Входы первого элемента И 1 и четвертого элемента И 8 соединены с прямым(и) - разрядность операндов) регистра 10 сдвига. Первый вход третьего элемента И 6 соединен с входом 17, а второй вход третьего элемента И 6 соединен с входом первого элемента НЕ 4 с шиной 18. Второй вход одноразрядного сумматора 2 соединен с входом 19, а тактовый вход триггера 11 в Для записи первого слагаемого на вход 18 подается сигнал разрешения приема длительностью и тактов, который откроет элемент И 6, на второй вход которого с входа 17 поступит модифицированный обратный код первого слагаемого старшими разрядами вперед. В результате этого код первого слагаемого, пройдя через открытый элемент И 6 и элемент ИЛИ 5, поступит на В- вход триггера 11 первого разряда регистра 10 сдвига и за п тактов занесется в триггеры 11 регистра 10 сдвига, так как при записи первого.слагаемого второе слагаемое на вход 19 не подается и суммирование в сумматоре 2 не производится, а следовательно, на выходе переноса одноразрядного с72 4записи на шине 18 исчезает и элемент И 6 закрывается, а на выходе элемента НЕ .4 появляется единичный сигнал который открывает элемент И 3. Одновременно тактирующие импульсы с шины 20 начинают сдвигать с прямого выхода последнего и-го триггера 11 регистра 10 сдвига через открытый элемент И 1 (на выходе. элемента НЕ 9 запирающий сигнал появляется лишь в конце суммирования в и-м такте) на вход одноразрядного сумматора 2 последовательный модифицированный обратный код первого слагаемого старшими разрядами вперед, а на второй вход этого сумматора 2 одновременно начинает поступать с . входа 19 последовательный модифицированный обратный код второго слагаемого старшими разрядами вперед. Одно-; разрядный сумматор 2 начинает в каждом такте суммировать одноименные . разряды слагаемых, начиная со старших разрядов, и выдавать соответствующие сигналы на выходы суммы и переноса сумматора 2. При этом, если в суммируемых разрядах хотя бы у одного из слагаемых будет ".О", то в соответствующем такте сигнал на выходе переноса сумматора 2 будет отсутствовать, а значение суммы с выхода суммы сумматора 2 пройдет через открытый элемент И 3 и через элемент ИЛИ 5 и будет записываться в триггер 11 первого . разряда регистра 10 сдвига, и с помощью тактирующих импульсов, поступающих на шину 20, будет сдвигаться в соответствующий разряд. 0 0 0 0 1 0 0Т 0 0 Пзм Свми Р 8 Э 7 П 6 П 5 Р 4 ЭЗ П 2 Р 1.сумматора 2 сигнал переноса будет отсутствовать и на выходе элемента И 8,который выделяет при суммировании переполнение за знаковые разряды длякоррекции результата суммирования,тоже будет нулевой сигнал, то на выходе элемента ИЛИ 7 будет нулевойсигнал и все элементы И 12 и элементы И 13 в каждом разряде регистра 10сдвига будут закрыты, а на выходах 1 Оэлементов НЕ 14 регистра 10 сдвигабудут единичные сигналы, которые откроют все элементы И 15 в каждом разряде регистра 10 сдвига, объединивтем самым триггеры 11 регистра 10 15сдвига через открытые элементы И 15и элементы ИЛИ 16 регистра 10 сдвигав последовательный регистр сдвига иобеспечив тем самым занесение, кодапервого слагаемого, При этом стирание 20ранее имевшейся информации в этих 1триггерах 11 регистра 10 сдвига обеспечивается подачей сигнала инверсного сигналу разрешения записи с выходаэлемента НЕ 4 на вход элемента И 3,. Коды слагаемых имеют (и)-й разряд,причем в первых двух разрядах располагаются знаковые разряды модифицированного обратного кода, а с третьегопо (и)-й разряд разрешаются числовые разряды со старшего по младший.Последний и-й разряд является служебным и служит для временного хранениявозникающего при суммировании переполнения за знаковые разряды, которае 5используется для соответствующей ал-,горитму суммирования в обратных кодахкоррекции результата. После записипервого слагаемого сигнал разрешения Например:00, 100016о О 1254472 4 такт Р-Т 0 0 1 О акт Р-Т 0 0 О 0 0 1 акт 0 0 0 0 1 О кт 5 м ам 0 0 0 1 0 8 так Р 1 Р 2 РЗ Р 4 Р 5 Р 6 Р 7 аны однораз 2 в 1-м д диора в 135 рования еров 11ой регисьТ 0 0 1 0 1 0 1 В приведенном примере испольследующие обозначения:П - значение переносаЬМрядного сумматоратактеС , - значение суммы оного сумматора 2 такте;.Р-Т - результат сумми.-м такте;П 1-Р 8 - прямые входы тригс первого по восьстра 10 сдвига."Р 8 - разряды с первогомой результата,Последний,.п-й такт (в приведенном примере 8-й такт) используется для устранения возникающего в некоторых 45 случаях переноса за знаковые разряды в получаемом результате суммирования и соответствующий алгоритму суммирования в обратных кодах коррекции .этого результата (в приведейном примере такой перенос отсутствует),Если же в -х разрядах обоих слагаемых находятся "1", то на выходе переноса сумматора 2 в -м такте по явится единичный сигнал, который про-йдет через элемент ИЛИ 7 и поступит на входы элемента И 12, элемента И 13 и элемента НЕ 14 второго разряда. регистра 10 сдвига, закрыв тем самым элемент И 15 второго разряда регистра 10 сдвига и открыв элемент И 12 и элемент И 13 второго разряда регистра 10 сдвига, а результат суммы с выхода суммы сумматора 2 поступит на П- вход триггера 11 первого разряда регистра 10 сдвига. При этом, если результат суммирования в (д)-м такте равен нулю, то в 1-м такте на прямом выходе триггера 11 первого разряда регистра 10 сдвига будет нулевой сигнал и элемент И 12 второго. разряда регистра 10 сдвига будет закрыт, ана инверсном выходе триггера 11 будет единичный сигнал, который пройдет через открытый элемент И 13 и через элемент ИЛИ 16 второго разряда регистра 10 сдвига и поступит на Э-вход триггера 11 второго разряда регистра 10 сдвига. В результате в д-м такте при суммировании двух единиц в триггер 11 первого разряда регистра 10 сдвига запишется результат суммы в -м такте, т. е. "О", а в триггер 11 второго разряда регистра 10 сдвига запишется измененный с учетом возник" щего в 1-м такте переноса результат суммирования (х)-го такта, т. е. вместо "0" запишется "1".Например:1254472 00, 10101 1 такт 2 такт 0 0 3 такт 4 такт 5 такт 0 Т О 0 та О 0 0 7 такт О 8 т О, 1 1 0 Р 2 РЗ Р 4 Р 5 Рб Р 7 рования вого ра шется р такте, т го разря запишетреноса сигнал, ИЛИ 7 и разряда версном 08 Р 7 1)6 П 5 Р 4 РЗ 02 В 1-ТО О О О О О О 1 Р-Т 0 0 О О О О 1 0 Если же при суммировании в -м такте в д-х разрядах обоих слагаемых окажутся единицы, и в то же время результат суммирования в (-1)-м такте равен единице, в (д)-м такте равен единице, в (-3)-м такте равен нулю, т. е. триггеры 11 первого и второго разрядов регистра 10 сдвига будут в 55 единичном состоянии, а триггер 11 третьего регистра 10 сдвига - в нулевом состоянии, то в результате суммив -м такте в триггер 11 перряда регистра 10 сдвига запизультат суммирования в -ме. "0", в триггер 11 второда регистра 10 сдвига также1 11я 0 , так как на выходе пеумматора 2 будет единичный который пройдет через злеме нт закроет элемент И 1 5 второго регистра 1 О сдвига , а на инвыходе триггера 1 1 первого-ТО 0 О О О.О 1 0 0 0 0 ВТ 9 1254 разряда регистра 10 сдвига до его переключения в -м,такте будет нулевой сигнал, так как результат суммирования в (д)-м такте ранен единице. Но в то же время единичный сигнал с прямого выхода триггера 11 первого разряда регистра 10 сдвига до его переключения в -м такте пройдет через элемент И 12 второго разряда регистра 10 сдвига и закроет элемент И 15 третьего разряда регистра 10 сдвига, а так как триггер 11 второго разряда регистра 10 сдвига до его переключения в х-м такте находит" ся в единичном состоянии (результат суммирования и в (х)-м такте был равен единице), то в триггер 11 третьего разряда регистра 10 сдвига в д-м такте также запишется нуль. А единичный сигнал с прямого выхода триггера 11 второго разряда регистра 10 сдвига пройдет через открытый элемент И 12 третьего разряда регистра 10 сдвига и закроет элемент И 15 чет- вертого разряда регистра 10 сдвига, 2 а откроет элемент И 13 четвертого разряда регистра 10 сдвига; а так как триггер 1 1 третьего разряда регистра 472 1010 сдвига до его переключения в -мтакте находится в нулевом состоянии,то единичный сигнал с инверсного выхода триггера 11 третьего разряда регистра 10 сдвига пройдет через откры"тый элемент И 13 и элемент ИЛИ 16четвертого разряда регистра 10 сдвигана Р-вход триггера 11 четвертого разряда регистра 10 сдвига и этот триггер в -м такте перейдет в единичноесостояние. А так как триггер 11 третьего разряда регистра 10 сдвига доего переключения в -м такте находился в нулевом состоянии, то элемент И12 четвертого разряда регистра 10сдвига будет закрыт и распространениесигнала переноса далее прекратится,т. е, на выходах элементов НЕ 14 пятого, шестого и т. д. разрядов регистра 10 сдвига будут единичные сигналыи в триггерах 11 пятого, шестого ит, д, разрядах регистра 10 сдвигапросто произойдет перезапись информации из триггера младшего разряда втриггер старшего разряда как в обычном сдвигающем регистре,,12 1254472 6 такт Р-Т 0 0 0 0 1 0 0 0 7 такт Р-Т 0 0 0 1 0 0 0 1 8 такт Сзм 0 0 РТВ 0 1 0 0 0 1 0 Р Р 2 РЗ Р 4 Р 5 Р 6 Р 7 Р 6 11, 11110 1 такт так При суммировании отрицательных чисел или отрицательных с положйтельны-ми возникает перенос за знаковые разрады, который фиксируется в дополнительном служебном разряде, стоящем после числовых разрядов перед знаковыми, т. е. если считать, что знако 25 вые разряды находятся в первом и втором разрядах результата суммирования, то служебным является и-й разряд. Обнуление служебного разряда производится в конце каждого цикла суммирования подачей сигнала окончания суммирования, совпадающего по времени с и-м тактом, через вход 21 на вход элемента НЕ 9, на выходе которого появляется в п-м такте нулевой сигнал, запрещающий прохождение информации в и-м такте на 0-вход триггера .;11 первого разряда регистра 10 сдвига. Одновременно этот сигнап,переполнения используется согласно алгоритма суммирования чисел в обратном коде для коррекции результата суммирования. С этой целью в и-м такте сигнал окончания суммирования поступает с шины 21 на вход элемента И 8 и разрешает прохождение сигнала переполнения через элементы И 8, ИЛИ 7 на входы элементов И 12, И 13, НЕ 14 второго разряда регистра 10 сдвига. В результате этот сигнал переполнения произведет в и-м такте по аналогии с описанными выше случаями, когда на входы этих элементов И 12, И 13, НЕ 14 через элемент ИЛИ 7 поступал сигнал переноса с выхода переноса одноразрядного сумматора 2, соответствующую алгоритму суммирования в обратных кодах коррекцию результата суммирования,В качестве примера представим суммирование двух отрицательных чисел13 1254472 4 такт 5 такт 6 такт П 7 та О Т 1 такт 1 О О и прим го числа с положитель 110 такт О О О П 3 та Т так 5 так Т О О 1 О Р-Т О О О 1 1 1 О 1 Р-Т О О 1 1 1 О 1 1 РЗ Р 4 Р 5 Рб Р 7 Р 8 ирования отрицатель тактР 8 Р 7 06 05 04 03 П 2 0Р-Т О, О О О П С Пам Сьм 5 м Сбм1254472 16 15 б такт 7 такт 8 такт П 20 бретени мула и РТО 1 0 О, 1 0 0 1 Р-Т 1 0 О, 1 0 1 0 0 1 Р 2 РЗ Р 4 Р 5 Рб Р 7 Р Результаты суммирования в зависимости от дальнейшего использованиялибо снимаются с выхода последнего,и-го триггера 11 регистра 10 сдвигачерез элемент И 1 (при выводе на печать или индикацию и при использовании в качестве промежуточного результата), либо снимаются с выходов 22 и23 (пфи выделении оцноразрядных приращений для осуществления обмена одноразрядными приращениями между решающими блоками цифровой интегрирующейструктуры), либо снимаются параллель 30ным кодом с прямых выходов определенного числа триггеров 11 регистра 10сдвига, начиная с триггера 11 первогоразрчда регистра 10 сдвига (при выполнении обмена между решающими бло- З 5ками многоразрядными приращениями.В последних двух случаях выделениеприращений задолго до окончания суммирования, вследствие обработки старшими разрядами вперед, позволяет производить обмен приращениями между решающими блоками параллельно вычислениям, что значительно сокращает длительность шага интегрирования,45 Устройство для суммирования последовательных кодов, содержащее одноразрядный сумматор, первый и второй ;элементы И и первый элемент ИЛИ, причем вход одного операнда устройства соединен с первым входом одноразрядного сумматора, о т л и ч а ю щ е ес я тем, что, с целью повышения 55 быстродействия, в него введены третий и четвертый элементы И, второй элемент ИПИ, два элемента НЕ и регистр сдвига, содержащии в каждом разрядетриггер, а в каждом разряде, начинаяс второго, содержащий. три элемента И,элемент ИЛИ и элемент НЕ, причем тактовый вход триггера в каждом разрядерегистра сдвига соединен с тактовой шиной устройства, прямой выход триггера и-го разряда регистра сдвига(и- разрядность операндов) соединен с первым входом первого элементаИ, выход которого соединен с вторымвходом одноразрядного сумматора, выход суммы которого соединен с первымвходом второго элемента И и с выходомсуммы устройства, выход второго элемента И соединен с первым входом первого элемента ИЛИ, второй вход .которого соединен с выходом третье элемента И, первый вход которого сое-динен с входом другого операнда устройства, а второй вход соединен сшиной разрешения приема устройства ичерез первый элемент НЕ - с вторым входом второго элемента И, вЪход первого элемента ИПИ подключен к П-входутриггера первого разряда регистрасдвига, в каждом разряде регистрасдвига, начиная с второго, первыйвход первого элемента И данного разряда регистра сдвига соединен с первым входом второго элемента И данногоразряда регистра сдвига и через элемент НЕ данного разряда регистра сдвига соединен с первым входом третьегоэлемента И данного разряда регистрасдвига, вторые входы второго и третьего элементов И данного разряда регистра сдвига соединены соответственно с инверсным и прямым выходами триггера предыдущего разряда регистрасдвига, выход первого элемента И дан