Одноразрядный четверичный сумматор-вычитатель

СОЮЗ СОВЕТСНИХСОЦИАЛИСТИЧЕСНИХРЕСПУБЛИН А 06 Р 7/ У 17 А. Мищенко, Н.Макареня етельство СССРР 7/50, 1981.ельство СССРГ 7/50, 1983.ЧЕТВЕРИЧНЫЙ СУМтносится к вычи и предназначено ГОСУДАРСТВЕННЫЙ НОМИТЕТ СССРПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЫТИИ ОПИСАНИ К АВТОРСКОМУ(21) 3743625/24-24 (22) 23.05.84 (46) 07,05,86, Бюл (72) ЛБ.Авгуль, В В.И.Костеневич и С (53) 681.3255(088 (56) Авторское сви У 1023322, кл. 6 0Авторское свнде У 1136376, кл. С 0 (54) ОДНОРАЗР 5 ДНЬЙ МАТОР-ВЫЧИТАТЕЛЬ (57) Изобретение о лительной технике Од 287 Я БРЕТЕНИЯ для построения быстродействующих устройств обработки цифровой информацииЦель изобретения - упрощение конструкции. Поставленная цель достигается тем, что сумматор-вычитатель содержит четыре элемента РАВНОЗНАЧНОСТЬ, четыре сумматора по модулюдва, два входа первого операнда, двавхода второго операнда, вход переноса/заема, вход управления, два выхода результата и выход переноса/заемаОба операнда поступают впрямом коде, результат также формируется впрямом коде. 1 ил.На выходах 16 и 17 реализуютсясоответственно функции 50 Е . Х ВХ ЕК(Х ЕО К(Х ВЦ,ХХ ,Р. - Х ЮХЭХ которые представляют четверичнуюцифру результата операции сложенияпри О =1 или вычитание при О =О. 1 12297Изобретение относится к вычислительной технике и может быть использовано при построении быстродействующих устройств обработки цифровой информации.5Цель изобретения - упрощение конструкции одноразрядного четверичного сумматора-вычитателя.На чертеже представлена структурная схема одноразрядного четверично- . 10 го сумматора-вычитателя.Сумматор в вычитате содержит входы 1 и 2 первого операнда, причем на вход 1 поступает старший разряд, а на выход 2 - младший разряд четверичной цифры первого операнда, входы 3 и 4 второго операнда (на вход 3 поступает старший, а на вход 4 - младший разряд четверичной цифры второго операнда), вход 5 переноса заема, вход 6 управления, элементы РАВНОЗНАЧНОСТЬ 7-10, сумматоры 11 - 14 по модулю два, выход 15 переноса- заема, выход 16 старшего разряда результата, выход 17 младшего разряда 25 результата.Сумматор-вычитатель работает следующим образом.На входы 1 и 2 подаются в прямом коде старший хи младший х разряды З 0 четверичной цифры первого операнда, на входы 3 и 4 - прямой код старшего хз и младшего х разрядов четверичной цифры второго операнда, на вход 5 - сигнал х переноса-заема из пре 35 дыщущего четверичного разряда, на вход 6 - сигнал управления и е 0,1 .Для выполнения операции сложения четверичньгх чисел сигнал управления должен быть равен логической единице, операция вычитания реализуется при О =О.На выходе 15 реализуется булева функцияЕ. = (Х,ЕО,й(,ОО,Х,К(Х,УЦй(Х соответствующая формированию переноса (при О =1) или заема (при 0 =0) в следующий четверичный разряд. Формула изобретения Одноразрядный четверичный сумматор-вычитатель, содержащий четыре элемента РАВНОЗНАЧНОСТЬ, первый вход первого элемента РАВНОЗНАЧНОСТЬ соединен с входом переноса-заела сумматора-вычитателя, а выход подключен к первому входу второго элемен - та РАВНОЗНАЧНОСТЬ, первый вход третьего элемента РАВНОЗНАЧНОСТЬ соединен с входом старшего разряда второго операнда сумматора-вычитателя, а выход подключен к первому входу четвертого элемента РАВНОЗНАЧНОСТЬ, выход которого соединен с выходом переноса- заема сумматора-вычитателя, о т л ич а ю щ и й с я тем, что, с целью упрощения его конструкции, сумматорвычитатель содержит четыре сумматора по модулю два, причем первый вход первого сумматора по модулю два сое,динен с входом старшего разряда первого операнда сумматора-вычитателя, второй вход первого сумматора по модулю два соединен с первыми входами второго, третьего и четвертого сумматоров по модулю два и подключен к входу управления сумматора-вычитателя, выход первого сумматора по модулю два соединен с вторыми входами третьего и четвертого элементов РАВНОЗНАЧНОСТЬ и четвертого сумматора по модулю два, второй вход второго сумматора по модулю два соединен с входом младшего разряда первого операнда сумматора-вычитателя, а выход соединен с вторыми входами первого и второго элементов РАВНОЗНАЧНОСТЬ и третьего сумматора по модулю два, выход которого соединен с выходом младшего разряда сумматора-вычитателя, третьи входы первого элемента РАВНОЗНАЧНОСТЬ и третьего сумматора по модулю два соединены с входом младшего разряда второго операнда сумматора-вычитателя, четвертый вход третьего сумматора по модулю два соединен с первым входом первого элемента РАВНОЗНАЧНОСТЬ, выход второго элемента РАВНОЗНАЧНОСТЬ соединен с тре гьими входами третьего элемента РАВНОЗНАЧНОСТЬ и четвертого сумматора по модулю два, выход которого соединен с выходом старшего разряда сумматора-вычитателя, четвертый вход четвертого сумматора по модулю два соединен с первым входом третьего ,элемента РАВНОЗНАЧНОСТЬ.1229756 Редактор М.Блан Составитель А.Степанов Техред Г.Гербер Корректор Е.Рошк 2451/49 Тираж 671ВНИИПИ Государственного кпо делам изобретений и113035, Москва, Ж, Раушская Зак Подпимитета СССРоткрытийнаб д. 45 сное оизводственнЕ-полиграфическое предприятие, г. Ужгород, ул. Проектная,