Накапливающий сумматор

СОЮЗ СОВЕТСНИХСОЦИАЛИСТИЧЕСНИХРЕСПУБЛИН 510 151) 4 С 06 Р 7/50 ОП ИЗОБРЕТЕНИЯ ЕТЕЛЬСТВУ ВТОРСНОправ очникмам. М.:с.5-250,нерг ГОСУДАРСТВЕННЫЙ НОМИТЕТ СССРПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЫТИЙ(54) НАКАПЛИВА 10111 ИЙ СУММАТОР57) Изобретение относится к вычислительной технике и может быть использовано в процессорах ЭВМ и цифровых устройствах автоматики. Цель изобретения - упрощение сумматора. Накапливающий сумматор содержит в каждом разряде элемент ЗИ-ИЛИ-НЕ,элемент 4 И-ИЛИ-НЕ и П-триггер. Висходном состоянии на прямых выходах0-триггера нечетных разрядов присутствует сигнал логического нуля, наинверсных - сигнал логической единицы. Запись в сумматор осуществляется подачей логической единицы на .вход записи накапливающего сумматора.При этом на 0-вход 0-триггера внечетных разрядах сумматора посту"пает прямое значение суммы данногоразряда, в четных разрядах сумматора - инверсные значения суммы данно"го разряда. Сьем информации с накапливающего "сумматора производится спрямых выходов Э-триггеров в нечетных разрядах и с инверсных выходов 0-триггеров - в четных разрядах сумматора. 1 ил.15 ао Изобретение относится к вь 1 числительной технике и может быть использовано в процессорах ЭВМ и цифровыхустройствах автоматики.Цель изобретения - упрощение сумматора.На чертеже представлена функциональ ная схема двух разрядов накапливающего сумматора.Сумматор содержит в каждом разряде элементы ЗИ-ИЛИ-НЕ, 4 И-ИЛИ-НЕ1 и 2, 2 -триггер 3, выходы 4 переноса иинверсии переноса, вход 5 записи сумматора, установочный вход 6сумматора, выход 7 соответствующегоразряда сумматора, вход 8 соответствующего разряда первого операнда,Накапливающий сумматор работаетследующим образом,В исходное состояние сумматорприводится подачей сигнала логичес -кого нуля (низкий потенциал) наустановочный вход 6 сумматора.В исходном состоянии на прямомвыходе Э -триггера 3 нечетных разрядов присутствует сигнал логического "нуля" (низкий потенциал), наинверсном выходе - сигнал логическойнединицы (высокий потенциал) соот, ветственно, а на прямом выходегг-триггера 3 четных разрядов присутствует сигнал логической "едини 11цы, на инверсном выходе - сигналлогического нуля соответственно,Запись в сумматор осуществляется подачей сигнала логической "единицы" (высокий потенциап) на входзаписи 5 сумматора во всех разрядах.При этом на информационный гг -входВ-триггера 3 в нечетных разрядахсумматора поступает прямое значениесуммы данного разряда, а в четных,разрядах сумматора - инверсное значение суммы данного разряда,На входы комбинационной суммирующей схемы (элементы ЗИ-ИЛИ- НЕи 4 И-ИЛИ-НЕ 2) требуется подаватьсигналы слагаемых с чередованием поразрядам: или на четные. разрядыподаются прямые сигналы, а на нечетные - инверсные, или наоборот. Вэтом случае в каждом двоичном разряде сумматора достаточно иметь илитолько прямой, или только инверсныйсигнал переноса единицы в следующийразряд, что приводит к сокращениюоборудования. При подаче на входысуммирующей схемы инверсных сиг 251069 лналов слагаемых. на выходах его формируются прямые сигналы суммы и пере 1 носа, При подаче на входы суммирующей схемы прямых сигналов слагаемых на выходах его формируются инверсные сигналы суммы и переноса.Суммирующая схема работает в соответствии с известными законами дв обычного сл оже ния .10 Сгз= а Ьа Г,гЬС,г; 82 =С, 3 1,гас ь г 9 Сг 3 Ьга, Ьг С,г где а и Ь - слагаемые;С и Я - перенос и сумма соответ ственно,При выполнении вычитания слагаемое в обратном коде поступает навходы 8 накапливающего сумматора, ана вход элемента ЗИ-ИЛИ-НЕ (С) 25 младшего разряда сумматора подается единица, т.е, на входах сумматора образуется дополнительный кодслагаемого. При этом при выполнениивычитания на вход элемента ЗИ-ИЛИ-НЕ Зо (С,) младшего разряда сумматораподается сигнал логического нуля"(высокий потенциал).Съем информации с накапливающегосумматора производится с прямых выходов П-триггеров у нечетных разрядов, а с инверсных выходов П-триггеров у четных разрядов. Формула изобретения Накапливающий сумматор, содержащий в каждом разряде элемент3 И-ИЛИ-НЕ, элемент 4 И-ИЛИ-НЕ иВ-триггер, причем выход элементаЗИ-ИЛИ-НЕ каждого разряда сумматора соединен с первыми входами первой, второй и третьей групп входов 50элемента 4 И-ИЛИ-НЕ того же разряда,с первыми входами первой и второйгрупп входов элемента ЗИ-ИЛИ-НЕ, свторым входом первой группы входови первым входом четвертой группы 55 входов элемента 4 И-ИЛИ-НЕ последующего разряда, второй вход первой группы входов и первый вход третьейгруппы входов элемента ЗИ-ИЛИ-НЕ иСоставитель М.Есенинаактор Т.Митейко Техред О.Сопко ектор А Обр аказ 4411/45 Тираж 67 ВНИИПИ Государственно по делам изобретений 113035, Москва, Ж, писное о комитета СССР и открытий аушская наб., д. 4/ изводственно-полиграФическое предприятие, г.ужгоро Проектн 3 1251069 4 вторые входы третьей и четвертой геров всех разрядов соединены с групп входов элемента 4 И-ИЛИ-НЕ каж- входом записи сумматора, К -входы дого нечетного разряда сумматора Э-триггеров нечетных разрядов соедисоединены с инверсным входом соот- нены с установочным входом сумматоветствующего разряда входного операн ра, о т л и ч а ю щ и й с я тем, да сумматора, второй вход первой что, с целью упрощения сумматора, группы входов и первый вход третьей инверсный выход Р-триггера каядогруппы входов элемента ЗИ-ИЛИ-НЕ и го разряда соединен с вторыми входа- вторые входы третьей и четвертой ми второй и третьей групп входов групп входов элемента 4 И-ИЛИ-НЕ каж 1 О элемента ЗИ-ИЛИ-НЕ, вторым входом дого четного разряда соединены с второй группы входов и третьим вхопрямым входом соответствующего раз- дом четвертой группы входов элеменряда входного операнда сумматора, та 4 И-ИЛИ втого же разряда, уста- выход элемента 4 И-ИЛИ-НЕ каждого не- новочный вход сумматора соединен с четного разряда соединен с В -вхо Я-входами Р-триггеров четньи разря; дом Р-триггера соответствующего раз- дов, инверсные выходы которых сое-, ряда, прямой выход которого соеди- динены с выходами соответствуницих нен с выходом соответствующего раз- разрядов сумматора. ряда сумматора, С-входы Э-триг