Последовательный двоичный сумматор

(51) 4 С 06 Г 7/ а, состоящ лаками упра их элев И и менто одного элемеполнительпои один элемевого триггер р доа И зин од перктроннь ны ма 60 тво 50,СССР 1978. ГОСУДАРСТВЕННЫЙ НОМИТЕТ ССС . ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЫ(57) Изобретение относится к областивычислительной техники и может бытьиспользовано в цифровых системах управления. Целью изобретения являетсярасширение области применения за счетобеспечения воэможности работы вобычном и ускоренном режимах. Последовательный двоичный сумматор содержит одноразрядный комбинационный сумматор (ОКС) и схему хранения переноую из двух триггероления из логическ выходных элементо та ИЛИ. В суммат ведены два элемен т ИЛИ, причем выхсвязан с информа ным входом первого дополнительногоэлемента И, выход которого подключенк первому входу дополнительного элемента ИЛИ, имеющего по выходу связьс информационным входом второго триггера, с которым через второй дополнительный элемент И и второй вход дополнительного элемента ИЛИ связан выход переноса ОКС. Нина разрешениядвухтактного режима соединена с управляющим входом первого дополнительного элемента И. Нина разрешениянотактного режима соединена с управляющим входом второго дополнительного элемента И и управляющим входомвыходного элемента И первого триггера. 1 ил.Изобретение относится к вычислительной технике и может быть использовано в цифровых системах управ- ,пения.1 ель изобретения - расширение области применения за счет обеспечения возможности работы в обычном (двухтактном) и ускоренном (потактнам) ре. жимах.На чертеже представлена структурная схема последовательного двоичного сумматора.Предлагаемый сумматор содержит одноразрядный комбинационный сумматор 1, два триггера 2 и 3, элементы И 4 и 5, элемент ИЛИ 6, элементы И 7 и 8, элемент ИЛИ 9, входы 10 одноразрядного комбинационного сумматора 1, выход 11 суммы, тактирующий вход 12 триггера 2, тактирующий вход 13 триггера 3, шину 14 разрешения двухтактного режима последовательного двоичного сумматора, шину 15 раз.решения потактного режима последовательного двоичного сумматора, шину 16 установки в "О".Сумматор работает следующим образом.В двухтактном режиме работы для определенности принимают, что складывается два трехразрядных двоичных числа 101 и 101. Перед началом сложения оба триггера 2 и 3 устанавливаются в "О" управляющим тактовым сигналом, подаваемым на шину 16, На шину 14 подается потенциальный сигнал, соответствующий двухтактному режиму работы.По такту Т на входы 10 подаются младшие разряды слагаемых, На входе переноса ОКС сигнал отсутствует так как триггер 3 предварительно установлен в 0. В результате сложения двух и и1 на выходе переноса ОКС образуети 1сясигнал, который поступает на хранение в триггер 2. На выходе 11 . суммысигнал отсутствует,По такту Т перенос из триггера 2через элемент И 7 и элемент ИЛИ 9переписывается в триггер 3.По очередному такту Т на входы1 О информация не поступает, так каквторые разряды слагаемых равны "0".С выхода триггера 3 через элементИ 5 и элемент ИЛИ 6 на вход переносаОКС поступает . На выходе. 11 появ.ляется сигнал, На выходе переноса ОКС сигнал отсутствует и триггер 2устанавливается в "0 .По очередному такту Т триггер 3устанавливается в 0".По третьему такту Т, на входы 10поступают третьи разряды чисел, а навходе переноса ОКС информация отсутствует. В результате сложений двух"1" на вьгходе переноса ОКС образуется 1 сигнал, поступающий на хранение в триггер 2. На выходе 11 сигналотсутствует.По третьему такту Т на входы 1 Оинформация не поступает. Перенос изтриггера 2 через элемент И 7 и элемент ИЛИ 9 переписывается в триггер 3,Сложение двух трехразрядных чиселзакончилось: в результате образовалось число 1010, три младших разряда которого по первым трем тактам Т,поступают на выход 11, а старший разряд поступает на выход 11 уже почетвертому такту Т, (с выхода элемента памяти через элемент И 5, элемент ИЛИ б и комбинационный сумматор 1). На получение результата затрачивается четыре такта Т, и четыретакта Т, причем .информация поступает на входы ОКС только по тактам ТПо завершении сложения сигнал с шины14 снимается.В патактном режиме работы для определенности принимают, что складываются трехразрядные числа 101 и 011.Перед началом работы оба триггера 2и 3 устанавливаются в "0" тактовымсигналом, приходящим на шину 16. Нашину 15 подается потенциальный сигнал, соответствующий потактнаму режиму работы.По такту Т, на входы 1 О подаютсямладшие разряды слагаемых. На входепереноса ОКС сигнал отсутствует, таккак триггер 3 предварительно установлен в О , В результате сложениядвух "1" на. выходе переноса ОКС образуется " сигнал, который поступаетна хранение в триггер 2, На выходе11 суммы сигнал отсутствует,По такту Т на один из входов Опоступает "1", на второй информациянепоступает. С выхода триггера 2 через элемент И 4 и элемент ИЛИ 6 навход переноса СКС поступаетисуммируется с в.орым разрядом второго числа. В результате на выходесигнал отсутствует, а перенос ат сло.жения поступает из ОКС нл хранение через элемент И 8 и элемент ИЛИ 9 в триггер 3.По очередному такту Т на один из входов 10 поступает , на второй информация не поступает. С выхода триггера 3 через элемент И 5 и элемент ИЛИ б на вход переноса ОКС поступает 1 , которая суммируется с третьим разрядом первого числа. В результате на выходе 11 сигнал отсутствует, а перенос от сложения поступает из ОКС на хранение в триггер 2.Сложение двух трехразрядных чисел закончилось, в результате образовалось число 1000, старший разряд которого поступает на выход 11 уже по вторму такту Т (с выхода триггера 2 через элемент И 4, элемент ИЛИ б.и комбинационный сумматор 1). На получение результата затрачивается два такта Т, и два такта Т, причем инФормация поступает на входы ОКС как по тактам Т,так и по тактам Т .Сигнал с шины 15 по завершении сложения снимается,Формула изобретенияПоследовательный двоичный сумматор, содержащий одноразрядный комбинационный сумматор и узел хранения переноса, содержащий два триггера, два элемента И и первый элемент ИЛИ, причем выходы первого и второго триггеров подключены к первым входам соответствующих элементов И, выходы ко 233133 4торых подключены к входу первого элемента ИЛИ, входы слагаемых одноразрядного комбинационного сумматора являются входами последовательного двоичного сумматора, а вход переноса подключен к выходу первого элемента ИЛИ, первый и второй тактовые входы последовательного двоичного сумматора соединены с вторыми входами второ.го и первого элементов И соответственно, о т л и ч а ю щ и й с я тем, что, с целью расширения области применения за счет обеспечения возможности работы в обычном (двухтактном) и ускоренном (потактном) режимах, в него дополнительно введены третий и четвертый элементы И и второй элемент ИЛИ, причем выход первого триггера соединен с первым входом третье.го элемента И, выход которого подключен к первому входу второго элемента ИЛИ, выход которого соединен с информационным входом второго триггера.второй вход второго элемента ИЛИ соединен с выходом четвертого элемента И, первый вход которого соединен с выходом переноса одноразрядного комбинационного сумматора, и информационным входом первого триггера, шина разрешения двухтактного режима после.довательного двоичного сумматора соединена с вторым входом третьего эле.мента И, шина разрешения потактного режима последовательного двоичного сумматора соединена с вторым входом 35четвертого элемента И и третьим входом первого элемента И.12 ЗЗ 1 ЗЗ Составитель И.ЕсенТехред Л.Олейник Редактор Н,Бобкова Корректор В. Бутяга аказ 2771 50 Тираж 671НИИПИ Государственного кпо делам изобретений и13035) Москва, Ж, Рауш одписноСР митета ССткрытийская наб.,изводственно играфическое предприятие, г, Ужгород, ул. Проектная,