Устройство для умножения

(51)4 С 06 Р 7/ Ю 113 Н.М ПИСАНИЕ ИЗОБРЕТЕНИ ТЕЛЬСТВУ АВТОРСКОМУ С. С 06 Р 7/52свидетельствоС 06 Г 7/52,СССР 1982. ССР 979. СТРОЙСТВО ДЛЯ НИЯк вычислть исполумножениЦель изоциональных(54) (57) т,ель УИНОЖЕ ситс жет б рого функИзобретениеой технике ио в ЦВМ дляия и преобраия - расшире еле и рет ГОСУДАРСТВЕННЫЙ КОМИТЕТ ССС ПО;цЕЛАМИЗОБРЕТЕНИЙ И ОТНРЫ 4164034 14. 11.8 23, 10,8 Г.Х.Каг 681.325Авторск 3104, кл торское 800, кл возможностей устройства за счет выполнения операций деления и преобразования. Ноставленная цель достигается тем, что устройство для умножения, содержащее регистры 1,2 первогои второго сомножителей, матричныеумножители 4,5, регистры 9,10,15,16,25 задержки, сумматоры 1.1,12, корректирующие сумматоры 13, 14,17,20,23,24,сумматоры-вычитатели 21,22, содержитблок 3 коммутации, блок 6 генерации,коммутаторы 7,8, мультиплексоры 18,19, табличный преобразователь 26 десятичного кода в шестнадцатиричныйкод с соответствующими связями. 2 зф-лы, 11 ил., 2 табл.17 1432Следовательно, к входу 34 подводится цифра С= С , равная цифп втис йре 4 , а в старшую часть блока 3 установится истинный остаток делимого 08465, в младшую тетраду запишет 5 ся первая цифра частного "4", После сдвига влево на позицию одной цифры делимое равно 84056, а поэтому в блоке 6 по-прежнему будет возбужден элемент памяти 15-.го столбца по строке Р 8, откуда предсказуемые цифры частных С = 8 и С = 7 для второго цикла деления приведут к следующим параметрам: 15СМ 21 84056 - 109457 =, ,= -03564; П 22 = О.Следовательно, к входу 3,4 подводится цифра С= 7 а в старшуючасть блока 3 - остаток 07441. Длятретьего цикла делимое определяетсянабором цифр 74416, и в этом случаев блоке 6 снова возбуждается элемент,памяти 15-го столбца по строке Р,,при этом вырабатываются цифры С =732и С =6 что дает соотношение31См 21 74416 - 10945 6-01199; П 22 = О,Следовательно, С=- 6, истинный остаток делимого равен 08746.Для четвертого цикла деления имеют место следующие данные; старшие циф" ры делимого и делителя - "08" и"109", предсказуемые цифры частного С 1 =8, СИ= 7, соотношения сумматоров следующие:СМ 21 87469 - 10945 7= -000160; П 22 = О,Следовательно, С,1= 7 и. т.д,18В режиме двоичного деления логический "О" на входе 29.1) значения предсказуемых цифр частного С; извлечены из шестнадцатиричной области блока 6 генераций,Формула и з о б р е т е н и я1. Устройство для умножения, содержащее регистры первого и второго сомножителей, два сумматора, первый и второй матричные умножители, пять регистров задержки, два сумматоравычитателя и шесть корректирующих сумматоров, причем информационные входы первой и второй групп первого и второго матричных умножителей объединены и соединены соответственно с выходами регистров второго и первого сомножителей, выходы группы первого и второго регистров задержки, выходыстарших и младших разрядов первого регистра задержки соединены соответственно с входами первого и второго слагаемых первого сумматора, выход которого соединен с входом слагаемого первого корректирующего сумматора, выход .которого соединен с входом тре" тьего регистра задержки, выходы старших и младших разрядов второго регистра задержки соединены соответственно с входами первого и второго слагаемых второго сумматора, выход которого соединен с входом слагаемого второго корректирующего сумматора, выход которого соединен с входом четвертого регистра задержки, выход третьего регистра задержки соединен с входом слагаемого третьего корректирующего сумматора, выход которого соединен с первым информационным входом первого сумматора-вычита 1 еля, выход четвертого корректирующего сумматора соединен с первым информационным входом второго сумматора-вычитателя, выход результата первого сумматоранычитателя соединен с входом слагаемого пятого корректирующего сумматора, выход которого соединен с входом пятого регистра задержки, выход результата второго сумматора-вычитателя соединен с входом слагаемого шестого корретирующего сумматора, первый тактовый вход устройства соединен с входами задания режима первого и второго матричных умножителей.,и с входами разрешения корректирующих сумматоров с первого по шестой, о т л и ч а19 Об 20 14325 ю щ е е с я тем, что, с целью расширения функциональных воэможностей путем выполнения операций деления и преобразования оно содержит два комУ5 мутатора, два мультиплексора, блок коммутации, блок генерации и табличный преобразователь десятичного кода в шестнадцатиричный код, причем первый тактовый вход устройства соединен 10 с первым управляющим входом блока генерации, второй управляющий вход которого соединен с первым управляющим входом первого коммутатора, с управляющими входами первого и Второго 15 мультиплексоров, с управляющими входами первого и второго сумматороввычитателей и с вторым тактовым входом устройства, тактовые входы с третьего по шестой устройства соединены соответственно с управляющими входами с первого по четвертый блока коммутации, первый и второй выходы которого соединены соответсТвенно с первым и вторым информационными вхо дами второго коммутатора, первый и второй управляющие входы которого являются соответственно седьмым и восьмым тактовыми входами устройства девятый тактовый вход которого соединен с третьим управляющим входом второго коммутатора и с вторым управляющим входом первого коммутатора, третий управляющий вход которого соединен с пятым управляющим входом35 блока коммутации и с десятым тактовым входом устройства, первый информационный вход которого соединен с первым информационным входом первого коммутатора, выход которого соединен с входом регистра первого сомножителя, выход пятого регистра задержки соединен с первым информационным входом второго мультиплексора, выход которого соединен с входом слагаемого 45 четвертого корректирующего сумматора, выход второго коммутатора является первым информационным выходом устройства, соединен с вторым информационным входом второго сумматоравычитателя, с первым информационным входом первого мультиплексора, со входом регистра второго сомножителя и с входом табличного преобразователя десятичного кода в шестнадцатиричный код, выход которого является вторым информационным выходом устройства, выход четвертого регистра задержки соединен с вторыми информационными входами второго мультиплексора ипервого мультиплексора, выход которого соединен с вторым информационным входом первого сумматора-вычитателя, второй информационный вход устройства, выход пятого корректирующего сумматора, выход шестого корректирующего сумматора и первый информационный выход блока генерации соединены соответственно с информационными входами с первого по четвертый блока коммутации, шестой и седьмой управляющиевходы которого соединены соответственно с первым и вторым управляющими выходами блока генерации, второй информационный и третий управляющий выходы которого соединены соответственно с вторым информационным гходомпервого коммутатора и с сигнальным выходом устройства, выходы двух старших цифр второго коммутатора соединены соответственно с первым и вторым информационными входами блока генерапии, третий, четвертый и пятый информационные входы которого соединены соответственно с выходами переносов первого и второго сумматороввычитателей и с выходом трех старших цифр регистра второго сомножителя, 2. Устройство по п.1, о т л и ч аю щ е е с я тем, что блок генерации содержит дешифратор: цифр, две группы элементов памяти, две группы элементов ИЛИ, две группы элементовИ-ИЛИ, дешифратор управления, элемент И-НЕ, три элемента И-ИЛИ и элемент ИСКЛЮЧАКШЕЕ ИЛИ, причем первый информационный вход блока генерации соединен с первыми адресными входами элементов памяти первой и второй групп, вторые адресные входы которых соединены с первой группой выходов дешифратора цифр, выходы второй группы которого соединены соответственно с входами разрешения элементов памя-ти первой и второй групп, выходы которых соединены с входами соответствующих элементов ИЛИ первой и второй групп, выходы, элементов ИЛИ первой групйы соединены с первыми входамиГ% первых групп соответствующих элементов И-ИЛИ первой группы,.первые входы вторых групп которых соединены с выходами соответствующих элементов ИЛИ второй группы, первый управляющийвход блока генерации соединен с вторыми входами первых групп и с инверс-.ными вторыми входами вторых групп21 14 элементов И-ИЛИ первой группы а также с первымн входами первой и второй групп первого элемента .И-ИЛИ, вы" ход которого является третьим управляющим выходом блока генерации, второй и пятый информационные входы которого соеди:нены с входами разрядов дешифратора цифр, третий и четвертый инФормационные и второй управляющий воды блока генерации соединены соответственно с входами первого и второго разрядов и первым входом разреп 1 ения дешифратора управления, второй в .од разрешения которого соединен с инверсными выходами элементов И-ИЛИ первой группы, прямой выход первого э емента И-ИЛИ которой соединен с первыми входами первой, второй и третьей групп второго элемента И-ИЛИ, вторые входы которых соединены соответственно с прямыми выходами элеентов И-И 1 П 1 с второго по четвертый первой группы прямой выход третьего элемента И-ИЛИ которой соединен с первым входом первой группы треть" его элемента И-ИЛ 1 второй вход первой группы которого объединен с первьм входом второй группы третьего элемента И-ИЛИ и соединен с прямым выходом второг элемента И-ИЛИ первой группы, прямой выход четвертого элемента И-ИХИ которой соединен сторым вхоцом второй группы третьего1элемента И-ИЛИ и с первым входом лемента ИСКЛ 10 ЧА 101111 ЕЕ ИЛИ 1 торой ход которого соединен с инверсным дьходом третьего элемента И-ИЛИ перой группы и с первым входом треть,й группы третьего элемента И-ИЛИ, второй и третий входы третьей группы Которой соединены соответственно с цверсньми выходами второго и четертого элементов И-ИЛИ первой группы, прямые выходы элементов И-ИЛИ которой соединены с первыми входами Первых групп соответствуощих элементов И-ИЛИ второй группы, вводь которых являются первым информационным выходом блока генерации, первье входы вторых групп элементов И-ИЛИ второй группы соединены соответственно с вьходами второго и третьего элементов И-ИЛИ; с. выходом элемента ИСКЛОЧАЮЩЕЕ ИЛИ н с инверсным выходом четвертого элемента И-ИЛИ первой группы, первый выход дешифратора управления является первым управляющим выходом блока генеравни и соединен с вторьми 3250 б 22входами вторых групп элементов И-ИЛИвторой группы, второй выход дешифратора управления является вторым управляющим выходом блока генерации и соединен с вторыми входами первых групп элементов И-ИЛИ второй группы, третий и четвертый выходы дешифрато. -ра управления соединены соответствен но с входами третьей и четвертойгрупп первого элемента И-ИЛИ, вторые входы первой и второй групп которого соединены с выходом первого элемента ИЛИ первой группы, выходы второго и третьего элементов ИЛИ которой соединены соответственно с третьими входами первой и второй групп первого элемента И-ИЛИ, прямые выходы элементов И-ИЛИ первой группы, выходы вто рого и третьего элементов И-ИЛИ, выход элемента ИСКЛЮЧАЮЩЕЕ ИЛИ и инверсный выход четвертого элемента И-ИЛИ первой группы образуют второй информационный выход блока генерации.253. Устройство по п.1, о т л и ч а"ю щ е е с я тем, что блок коммутации содержит два элемента ИЛИ, группу элементов И-ИЛИ и группу триггеров, причем выходы триггеров группы и выходы элементов И-ИЛИ группы являются соответственно первым и вторым выходами блока коммутации, второй и шес-.той управляющие входы которого соеди" иены соответственно с первым и вторым входами первого элемента ИЛИ, пя" тый и седьмой управляющие входы блока коммутации соединены соответственно с первым и вторым входами второго элемента ИЛИ, входы разрядов первого информационного входа блока коммутаци соединены с первыми входами первых групп соответствующих элементов И-ИЛИ группы, выходы которых соединены с информационными входами триггеров группы, входы разрядов второго ичформационного входа блока коммутации соединены с первыми входами вторых групп соответствующих элементов И-ИЛИ группы, вторые входы первых и вторых групп которых соединены соотВетственно с первым управляющим входом блока коммутации и с выходом первого элемента ИЛИ, выход второго .элемента ИЛИ соединен с первЫми входами третьих групп элементов И-ИЛИ группы, вторые входы третьих групп ко" орых соединены с входами разрядов третьего информационного входа блока23 143250 б 24коммутации, третий управляющий вход разрядов четвертого информационногокоторого соединен с первыми входами входа блока коммутации, четвертыйчетвертых групп элементов И-ИЛИ груп- управляющий вход которого соединен спы второй вход четвертой группы д-го первыми входами пятых групп элементов5Я=1К, К - разрядность инфор" И-ИЛИ с семнадцатого по К-й группы,мацки) элемента И-ИЛИ группы соеди- вторые входы пятых групп которых соенен с выходом (+4)-го триггера груп- динены соответственно с входами разпы, вторые входы четвертых групп эле- рядов с первого по (К)-й второгоментов И-ИЛИ с (К-З),-го до К-го груп информационного входа блока коммутапы соединены соответственно с входами ции,о о о о 1ч мссАл О О О О О о О о о о о о о о о сч м сч сч сч м м м м сч м о о о о ь сч м сч э о О о оо сч, сч сч 4 Ч СЧ М 4 Ч СЧ СЧ М о о оо оВ лл м 4 Ч СЧ СЧ 4 Ч сч з о о о о о о 4 Ч К СЧ СЧ о о о о о о о о о о о о о- м.сч сч О О О О О О м с 1С О А.а й ос о 1ааАофаАовес ч с 4 м м э м ч л а е в е о м м м чс а а л а в е сч м Ф Ф с ф ф л ф ф Ф в О м м м м мк а аа ф ф в в е .в Ь О М М ММ 4 Ч СЧ М М М С Ф Ф С44 4 Ъ С Ф ф Л,Л М М СЧ М М М М С ф 44 44 Ч Ф Ф С" м м м сч м м м е э а в. ю ф Ф о 4 Ч Ч М СЧ М М Ф Ф Ф Ф 4 Р МЪ МЪ С М СЧ М М М М М М 44 Е Ф 44 ЮМ М 4 М .а Л ф Ф Ое М М 4 С 4 Л ф В О3 О . О О О О О О Р О еее е .ееЯ сч м Ф м Ч л Ф в о счмо л а еО О О Р О О О О Оеее еее М счм м м м м м м е и м См Э Ф а о д м м м ь м ф л Ьо мм Ьо ,ф л мм 1 а ми й Ь ммод о Ф( Ьо лэ 38 8 Е 8 о Ья Зс Ф 12 Ь сэ О 1 а з Ьо Фл Ьо о а а ы ы ы ь ь ь ь ь ц о д а а ю ы ы ь ь ь ь ь а а ц о а а а ы ы ы ь ь ь а а ц ц ц д д ы ы ы ь ь ь ь ь ь 4 4 а а а о ц о д д а а ы ь ь ь ь ь ь а о о о а а ь ы ь ь ь ь ь ь а а а о ц о ас д ы ю ь ы ь ь 4 а а а а р ц д д д ы а ы ь а Ф Ф э э в 4 4 4 4 а а а ц ц ц а а а д ы в э с с с с а о ц о о о а а ф ф а Ф э э э э э с с а а а а ц о ц Ф л л л л л Ф Ф ф з ф э э Ф Ф Ф л л л л л ф Ф а Ф а э э в 4 е ф е Ф ф ф л л л л л ф Ф э э в э э в С С а щ Ф Е ф Ф Ф ф л л л л л МЪ Ю Ф и ф ф Ф Ф Ф Ф Л Л Л Л ф ф Ф ф Ф Э с с э а фб МЪ М% а Ф 10 ф ф Ф Л Л л лв Э Ф Ф Ф е е э е э в в и чч ф ф э в и н из в Ф, ф ф Ф Ф ф л л е с с с с с с с с с е в в э Ф Ф Ф фИзобретение относится к вычислительно технике, а именно к арифметическим устройствам, и может быть использовано в цифровых вычислительныхустройствах для быстрого умножения,деления и преобразования шестнадцатиричных и десятичных чисел,Цель изобретения - расширениефункциональных возможностей за счет 1 рвыполнения операций деления и преоб разования.На фиг1 представлена схема устройства для умножения; на фиг. 2 -схема блока генерации на фиг. 3 - 5Эсхема второго коммутатора; на фиг.5 -схема первого коммутатора; на фиг.6 -схема матричного умножителя; на; фиг, 7 - схема табличного преобразователя десятичного кода в шестнадца;диаграмма тактовых сигналов при выполнении операцииумножения; нафиг. 9 - временная диаграмма тактовых сигналов при выполнении операции 25деления; на фиг. 10 - временная диа, грамма тактовых сигналов при выполнении операции преобразования десятичного числа в двоичное число; нафиг. 11 - временная диаграмма тактовых сигналов при выполнении операциипреобразования двоичного числа в десятичное число.Устройство (фиг.1) содержит ре гистры 1 и 2 первого и второго со,множителей, блок 3 коммутации с ин формационными входами 3.1-3.4, управляющими входами 3.5, 3.6 и выходами 3,7, 3.8, первый и второй матричные умножители 4 и 5, блок 6 гене 4 Орации с информационными входами 6.1"6,5 и выходами 6,6 и 6.7, первый ивторой коммутаторы 7 и 8, первый ивторой регистры 9 и 10 задержкИ,первый и второй сумматоры 11 и 12,первый и второй корректирующие сумматоры 13 и 14, третий и четвертыйрегистры 15 и 16 задержки, третийкорректирующий сумматор 17, первыйи второй мупьтиплексоры 18 и 19,четвертый корректирующий сумматор20, первый .и второй сумматоры-вычитатели 21 и 22, пятый и шестой корректирующие сумматоры 23 и 24, пятыйрегистр 25 задержки, табличный преобразователь 26 десятичного кода вшестнадцатиричный код, первый информационный вход 27 устройства, второй информационный вход 28 устройства, группу тактовых входов 29,1-29.10устройства.Блок 6 генерации (фиг.2) содержитдешифратор 30 цифр, первую группуэлементов 31. 1-36.6 памяти, вторую группу элементов 32. 1-32. 27 памяти, первую и вторую группы элементов ИЛИ 33 и 34, первую группу элементов И-ИЛИ 35, вторую группу элементов И-ИЛИ 36, дешифратор 37 управления, элемент И-НЕ38, элементы И-ИЛИ 39-41, элементИСКЛЮЧАЮЩЕЕ ИЛИ 42.Блок 3 коммутации (фиг.З) содержит первый и второй элементы ИЛИ 43и 44, группу элементов И-ИЛИ 45,группу триггеров 46,Второй коммутатор 8 (фиг,4) содержит группу элементов И-ИЛИ 47.1,-47,1 с, причем первый управляющий вход коммутатора 8 соединен с первыми входами первых групп элементов И-ИЛИ 47.1 47.1 с, выходы которых являются выходом коммутатора 8, второй управляющий вход которого соединен с первыми входами вторых групп элементов И-ИЛИ47,1-47.Е, вторые входы первых и вторых групп которых соединены с входами соответствующих разрядов первогои второго информационных входов коммутатора 8, третий управляющий вход которого соединен с первыми входами третьей группы элементов И-ИЛИ 47.1 с - 47.1 с и с первыми входами четвертой группы элементов И-ИЛИ 47.Е- 47.1-2, 47,Е, вход первого разряда первого информационного входа коммутатора 8 соединен с вторыми входами третьих групп элементов И-ИЛИ 47,1-4- 47.К, с вторым входом четвертой группы элементов И-ИЛИ 47,Ки с вторыми инверсными входами четвертых групп элементов И-ИЛИ 47.1-2 и 47.1-1, вход второго разряда первого информационного входа коммутатора 8 сое" динен с третьими входами четвертой группы элементов И-ИЛИ 47.Е,47,Е, с третьим инверсным входом третьей группы элемента И-ИЛИ 47 Аи с третьими входами третьей группы элемен" тов И-ИЛИ 47,1-2, 47.Е, вход третьего разряда первого информационного входа коммутатора 8 соединен с третьим входом третьей группы элемента И-ИЛИ 47.1 с, четвертым инверсным входом третьей группы элемента И-ИЛИ 47.1-2,четвертым инверснымвходом третьей группы элемента И-ИЛИ 47,1-1 и третьим входом четвертой группы элемен 1432506пеВШ ФР гФара 0 йЩОЮРедактор С.Патруш аж 704 дписное каз 5441 41 В 11 ИИПИ Государственного комитета СССР по делам изобретений и открытий 13035, Москва, Ж, Раушская наб., д, 4/5з 1432506 та И-ИЛИ 47,Е, вход четвертого разряда первого информационного входа коммутатора 8 соединен с вторым входом третьей группы элемента И-ИЛИ 47.1 с.Первый коммутатор 7 (фиг.5) содержит элемент ИЛИ-НЕ 48 и группу элементов И-ИЛИ 49.1-49.8, причем первый, второй и третий управляющие входы коммутатора 7 соединены соответственно с входами элемента ИЛИ-НЕ 48, первый управляющий вход коммутатора 7 соединен с первыми входами первых групп элементов И-ИЛИ 49. 1- 49.8, выходы которых являются выходом коммутатора 7, выход элемента ИЛИ-НЕ 48 соединен с первьми входами вторых групп элементов И-ИЛИ 49.1-49.8, вторые входы первых и вторых групп кото рых соединены соответственно с входами разрядов второго и первого информационных входов коммутатора 7, второй управляющий вход которого соединен с входами третьей группы элемен тов И-ИЛИ 49.4, 49.6, 49.7, третий управляющий вход коммутаторасоединен с входами третьих групп элементов И-ИЛИ 49.3, 49,8 и с входом четвертой группы элемента И-ИЛИ 49.6.Матричный умножитель 4 .(фиг.6) содержит первую группу элементов 50, 1-50,Е памяти, вторую группуэлементов 51.1-51 к памяти, первую группу элементов ИЛИ 52, вторую группу элементов ИЛИ 53, причем информационные входы первой группы умножителя 4 соединены соответственно с первыми адресными входами элементов 50.1-50.1 с, 51.1-51.1 с памяти, вторые адресные входы которых соединены с информационными входами второй группы умножителя 4, вход задания режима которого соединен с входами разрешения элементов 50.1-50.1 памяти и с . 4 входами запрета элементов 51.1-51.К памяти, выходы соответствующих элементов памяти 50.1-50.к и 51,1-51,к 55 соединены с первыми и вторыми входами элементов ИЛИ 52 и 53 групп, выходы которых являются выходами группы (старшей и младшей частей произведения) умножителя 4,Табличный преобразователь 26 (фиг,7) содержит элементы 54-56 памяти, причем входы разрядов преобразователя 26 соединены соответственно с адресными входами элементов 54 .и 55 памяти, выходы которых соединены с адресными входами элемента 56 памяти, выход которого является выходом преобразователя 26. Сумматоры 13,14,23,24 и 17,20 выполняют соответственно коррекцию "+10" и "+6".Операция умножения производится следующим образом.В умножителе 4(5) на пересечении шин одной цифры множителя с однойцифрой множимого установлены четыре элемента памяти ППЗУ (постоянное программируемое запоминающее устройство), которые предназначены для выработки старшей и младшей компонент (остатков и переносов) шестнадцатиричного и десятичного произведения. Кодировка элементов памяти производится аналогично прототипу.Старшая компонента (фиг.6) для десятичного умножения вырабатывается посредством элемента 50,1 памяти, а младшая - посредством элемента 50,2 памяти для двоичного умножения, соответственно элементы 51,1 и 51.2 памяти. В режиме выполнения. операций десятичное умножение или деление, преобразование десятичное или двоичное, выдача кодов (фиг,6) производится активизацией десятичной части матрицы посредством логической "1" на входе 29. 1, которая одновременно блокирует двоичную часть матрицы. Если же в устройстве инициализировано двоичное умножение или деление, на входе 29.1 устанавливается уровень логического "0", при котором активизируется двоичная часть матрицы, отключаются все виды коррекции, и в блоке 6 генерации задается разрешение для извлечения предсказуемых цифр частного из области двоичного генератора. На базе компонент произведения, получаемых на выходе умножителя 4, устройство для умножения посредством блоков 9, 11, 13, 15, 17 и 10, 12, 14, 16 вычисляет соответственно начальные промежуточное произведения, полученные от умножителей старшей и младшей цифр множителя регистра 1 на полный набор множимого, установленного в регистре 2 (фиг. 1) . Благодаря тому,что для операции умножения и преобразования на входе 29.2,установлен уровень логического "0", сумматоры-вычитатели 21 и 22 настраиваются на режим сложения, мультиплексоры 18 и 19 соответственР 25 но - для пропуска компонент от регистров 1 б и 25,В итоге результаты промежуточных произведений складываются в суммато 5 ре-вычитателе 21, а затем результат через блоки 23,25, 19 и 20, поступив на один вход сумматора 22, складывается полным промежуточным произведением предыдущего цикла, подведенным 10 к другому входу сумматора от блока 3 через коммутатор 8. Полное промежуточное произведение, соответствующее данному циклу вычисленное в сумУ,маторе 22, корректируясь в сумматоре 15 24 по разрешению 29.10, запоминается в блоке 3.Преобразование двоичного числа в десятичное (ПДВ) выполняется также "от руки", при этом используется десятичное множительное устройство. Во время первого цикла десятичный эквивалент первой старшей шестнадцатиричной цифры умножается на десятичное число 16, а затем к получен ному произведению десятично прибавляется десятичный эквивалент очередной старшей шестнадцатиричной цифры. На втором цикле преобразования результат первого цикла умножается на число 16, и к нему прибавляется десятичный эквивалент последующей шестнадцатиричной цифры преобразуемого числа и т.д. 6ПвхСМ 21 0000018 - по блокам 4,10,12,14,16,18 Вых.СМ 21 66666 АЕВых.23 0000048Р 25 0000048Одновременно с приемом Р 25 по разрешению шины 29.5 блок 3 выполняет левый сдвиг на позицию одной цифры, по 29.9-1 на выход коммутатора 8 выводится очередной десятичный эквивалент шестнадцатиричной цифры.1 вхСМ 22 66666 АЕ - вследствие коррекции сумматором 20ПвхСМ 22 0000005 - старшая цифрапосле левого сдвига ВыхСМ 22 66666 ВЗВьп.СМ 24 0000053 - по разрешениям29.10 и 29.8Р 2 "ф- СМ 24Для краткости в последующих циклах коррекции +6 и +10 не указывают 11 циклР 2 53.Р 1 16 848 - сдвиг и выдача десятичного эквивалента разрешения 29,5-1, 29,9 1,Р 11 вхСМ 21 16666669 - по блокам 4,9,11,13,15,17 Для наглядности работы устройства в режиме ПВД рассмотрим работу на конкретном примере, при котором исходное шестнадцатиричное число представлено одним словом; 35 10 Е 7 Р 9. 40 В исходный момент преобразуемое число по разрешению 29.31 заносится в блок 3. По разрешениям 29.1:1 и 29.2: О устройство настраивается на режим десятичного умножения. По разрешению 29. 10 коммутатором 7 устанавливается десятичное число 16, а коммутатором 8 по разрешению 29.9:1 десятичный эквивалент первой старшей группы цифры заносится в регистр 2, 50Последовательность выполнения этого примера по времени и по блокам устройства следующая.1 циклР 2 ООООООЗ - 1-я старшаяцифра РЗР 2 Р 1 Р 25 13584 -13584 1 вхСм 22 ПвхСМ 22 СМ 24 13581 -1 вхСМ 21 849ПвхСм 21 ,5094,сдвиг и выдача десятичного эквивалента разрешений 29.5:1 и 29.9:1 от Р 25 через блоки 19 и 20 через коммутатор 8по разрешениям 29.10 и 29,8 Р 2 е- СМ 243477728 активизация 29.5:1,29.9:1,сдвиг влево на 4 разряда. Выдача десятичного эквивалента. 1 вхСМ 22 3477728- от регистра25 через блоки 19 и 20 - десятичный эквивалент цифры 7- по разрешениям 29.10 и29.8 Р 2СМ 24 ПвхСМ 22 0000007 3477735 СМ 24 Ч 1 цикл347773516Р 2Р 1 1358481504217344 - сдвиг и выдачдесятичного эквивалента по разрешениям 29.5:1 и 29.9:1 1 вхСМ 22 00217344 - от Р 25 черезблоки 19 и 20 ПвхСМ 22 00000014СМ 24 217358 - по разрешениям 29.10 и29.8 Р 2СМ 24 1432506 8ПвхСМ 22 00000013 - десятичныйэквивалентцифры Д черезкоммутатор 8СМ 24 55643773 - по разрешениям 29.10 и28.8 Р 2СМ 24 10 Ч 11 циклР 2 55643773 Р 1 16 1 вхСМ 21 55643773ПвхСМ 21 33386263815Р 25 890300368 - активизация29,5:1,сдвигвлево, выдачадесятичногоэквивалента1 вхСМ 22 890300368 - от Р 25 черезблоки 19 и 20ПвхСМ 22 000000009 - десятичный эквивалент циф ры 9СМ 24 890300377 - по разрешениям 29.10РЗ ф- СМ 24Окончанием седьмого цикла заверша( тся преобразование одного слова дво-,ичного числа 3510 Е 709 в десятичноечисло 890300377.Преобразование десятичного целогочисла в двоичное (ПДЕС) в данном уст.-.35ройстве выполняется путем деленияна число 16 и выделением остатка,Деление на 16 при этом заменено умножением на 0.0625, причем каждый циклПДЕС выполняется в течение двух неполных тактов работы устройства, настроенного на режим десятичного умножения. При выполнении этой операциибыло использовано известное положенце: остаток по модулю 16 для сколь 45угодно большого десятичного числаравен остатку по модулю 16 от четырех младших цифр этого числа.1 вхСМ 21 3477735 ПвхСМ 21 20866410 Р 25 55643760 1 вхСМ 22 55643760 активизация29,5:1,29.9:1,сдвигвлево, выдачадесятичногоэквивалентацифрыот Р 25 черезблоки 19 и 20 Рассмотрим пример ПДЕС для десятичного числа 1055170817.В исходный момент по разрешениям 29.3=1 и 29.8:1 десятичное число 10551708 17 по входу 28 устанавливается в блок 3 и одновременно в регистр Р 2, а вход 29.10:1 посредством коммутатораустанавливает десятичную константу 25 в Р 1, затем возбуждаются входы, на которых 29, 1:1;29.2:0; 29.3:О.10 9 1432506Вход 29.1-"1 активизирует десятичную матрицу в умножителе 4, включаетвсе виды коррекции +6 и +10 в блоках17, 20 и 13, 14, 24,Вход 29.2:0 настраивает сумматорвычитатель 21 на режим сложения иобеспечивает прохождение к его второ"у входу компоненты сложения от регистра 16.Так же как и,при вычислениях примера ПДВ, коррекции +б и +10 не буем указывать.Временная. последовательность дейтвий устройства при выполнении зтоо примера ПДЕС состоит в следующем,Бл 3+ Бл 23 11 циклб1-ый Бл 26(8176) шод 16 0тактР 2 65948176Р 1 25 1 вхСИ 21 131896352 ПвхСМ 21 329740880 Бл 23 1648704400 по разрешениям29,4:1,2.9. 8:1Р 2Бп 23 2-ой Р 2 1648704400 такт Р 1 25 1 вхСИ 21 3297408800 ПвхСМ 21 8243522000 1 вхСМ 21 211 0341634 в Бл 23 4121761. 0000 ПвхСМ 21 5275854085 Бл 23 26379270425 -111 цикл 2-ой Р 2такт 26379270425 40 52758540850131896352125659481760625 - по разрешени-ям29. б:1и 29,8:1 передачи сосдвигомвправона позициидвабайтааБл 23,1 вхСМ 21 ПвхСМ 22 Вых Бл 23 2-ой Р 2 103044025 такт Р 1 25 1 вхСМ 21 206088050 ПвхСМ 21 515220125 Бл 23 257610.0625- по разрешениям 29,6:1 и 29.8 д 1 Бл 3 Бл 23 и Р 2 +- Бл 23 со сдвигом вправо на два байта 1 цикл1-ый Бл 26 (0817 шой 16= 1 такт Р 2 1055170817Р 1 25. по блокам 4,9,11,13,15217по блокам 6,10, 12,14,16, зо18по разрешениям29.4 129,8:1Р 2Бл 23- по разрешениям 29.6 и 29,8 з 1 передачи со сдвигом вправо на позицию два байта Р 2Бл 23, БлЗс Бл 23 1-ый Бл 26(1761) шод 16=1такт Р 2 4121761Р 2 . 251 вхСМ 21 8243522ПвхСМ 21 20608805,Бл 23 103044025 -.по разрешениям 29.4:1 и 29.8:1 Р 2 е- Бл 232-ой Р 2 такт Р 1 40 8050002012500 1 вхСм 21 ПвхСИ 21 1006.2500 - по разрешениям 29.61и 29.8:1передачисо сдвигомвправо На16 разрядов Р 2 - Бл 23, Бл 3 ф-Бл 23,ВыхБл 23 Ч 111 циклБл 26(0003) той 16=3 В итоге преобразования исходногодесятиричного числа 1055170817 получим шестнадцатиричное число 101 А 4 ЕЕЗ.Деление двоичных и десятичныхчисел в данном устройстве производит" ся путем отыскания истинной цифры частного. Этот способ практически сводится к делению "под углом". Из Вестно что при анализе Определеннойгруппы старших цифр делимого и делителя можно генерировать множество из ряда цифр, среди которых будет находится истинная цифра частного С;. 2012 5030 1 вхСМ 21 ПвхСМ 21 Ч 1 цикл1-ый Бл 26 (1006) шод 16=Етакт Р 2 1006Р 1 25- по разрешениям 29.6:1 и 29,8 г 1 передачи со сдвигом вправо на 16 разрядов Р 2 - Бл 23, БлЗ - Бл 23 38750 - при 29,6:1и 29.8:1передачисо сдвигомвправо на16 разрядовР 2 - Бл 23,БлЗ - Бл 2313 14Очевидно, что значение истинной цифры частного в общем случае зависитот значений всех цифр делителя истарших цифр делимого по количеству,равному или большему на одну цифруот количества цифр делителя, чтообусловлено соотношениями старшихзначимых цифр делимого и делителя.Для нормализованных двоичных идесятичных чисел, выравненных по леым границам старших значимых цифрелимого и делителя, можно построитьматрицу, генерирующую Ряд цифр, винтервале которых находится искомаяФистинная цифра -го такта деления4 ф причем если анализировать дветаршие цифры делимого и три старшиеифры делителя, разбив его на определенные интервалы весов, можно предтказать значения двух предполагаемыхФр частного С; и С;,2, отличающихя друг от друга на единицу, при этомбездна из которых будет истинной цифройчастнога.Разбиением делителя на интервалыначений привело для десятичных деителей к 29 весам, а для двоичных -46. Таблицы истинности для прошиви (прожига,1 элементов памяти блокагенерации составлены с избытком,т.е. па значениям старших цифр делиМого и делителя записана старшаяпредполагаемая цифра С;2 - С тВ табл, 1 и 2 приведены Фрагментытаблиц истинности десятичного и шестадцатиричного генераторов для цифрчастного С.ФВеличины и количество весов делителя выбирались с таким расчетом, чтобы не было скачкообразного (большечем на 1) изменения промежуточныхчастных слева направо и сверху внизпо горизонтальным и вертикальнымстрокам и столбцам таблиц истинности. Блок 6 генерации (фиг,2) состоитиз двух групп элементов 31 и 32 памяти, предназначенных соответственнодля генерации избыточных цифр частных десятичных и шестнадцатиричныхчисел.При реализации генераторов потабл. 1 и 2 истинности с целью экономии оборудования исключены элементы памяти с весами 17-29 и 28-46 соответственно из десятичного и двоичного генераторов,Значения цифр частного, охватывающие эти области па анализу старшей 32506 14 цифры делителя ) 2 или 2, "зеркально" переписаны в пустующие адреса генераторов путем искусственного инвертирования информации старшей цифрыделимого. Массив предсказуемых десятичных цифр частного, охватывающийадреса (делимое) 06-30 с весами столбцов (делителя) 17-29 записан (про 10 шит) в адресах от ГО по СО десятичного генератора. При этом к активизирующим входам элементов памяти(4- 16) десятичного генератора подсоединены выходы дешифратора 30, которые по разрешениям признаков )2или2 подводят соответственно весаделителя из столбцов 16 или 29, 15или 28, 14 или 27, 13 или 26. 4или 17,20 Массив предсказуемых шестнадцатиричных цифр частного, охватывающийадреса делимого 01-30 с весами делителя в столбцах от 28 по 46 (табл.2),записан в адресах Р 1-СО двоичного25 генератора, К активизирующим входамэлементов памяти (9-27) под управлением признака 72 или (2 подсоединены выходы дешифратора 37, которыеподводят веса делителя столбцов 9или 28, 10 или 29, 11 или 30,27 или 26. В конечном счете общееколичество элементов памяти обоихгенераторов получилось равным 16 ++ 27 = 43. Из этих двух генераторовактивизируется по одному элементу35памяти и в итоге элементы ИЛИ 33возбуждаются только по одному входу.Далее на выходах элементов И-ИЛИ 35в зависимости от уровня входа 29.140 выводится информация от генераторовдесятичных частных (29. 1:1) либошестнадцатиричных - (29.1:О). Выход67 соответствует двум предсказуемымцифрам частного С; и С;. ЗначениеС; определяется по значениям переносов сумматоров 21 и 22, подведенных к входам 6.3 и 6.4 блока 6, Присвоение шинам С;й значений С; либоС; происходит в режиме деления(29.2:1) па следующим функциям переносов:а) П 21 Л П 22 - выполнить С; -Св старшие разряды блока 3 занестиразность от корректирующего сумматора 23 как действительный остатокделимого;б) П 2.1 Л П 22 - выполнить С, ф- С,в старшие разряды блока 3 занестиразность от корректирующего суммато25 15 1432ра 24. Одновременно с занесениеМ истинного остатка делимого в младшуютетраду блока 3 заносится по входу34 истинная цифра,5Остальные комбинации переносов,а также случаи, когда цифра частногодесятичного деления получается больше девяти, возбуждает вход 6.2 и регистрирует ошибку деления. Текущаяцифра частного В определяется за1 подин цикл работы множительного устройства путем умножения предсказуемых цифр В; и В, на полный наборделимого Лр, А , Л 7 (множимого), 15а затем отысканием В; по .результатам переноса сумматоров 21 и 22.Предварительно на входе 29,2 устанавливается уровень логической "1",при котором в сумматорах-вычитателях21 и 22 иэ компонент второго входавычитаются компоненты первых входовМультиплексоры 18 и 19 настраиваютсядля прохождения данных от блоков 8и 16 на входах 29.7:1, 29.8:О и29.9:О, обеспечивающих подвод выходной информации делимого к вторым входам сумматоров-вычитателей 21 и 22.Как показано на схеме блока 6 генерации, извлечение нулей из облас- ЗОтей генераторов (С;=0) блокируетвыработку сигналов на входах 3,6 и3,5, одновременно с этим обеспечивает нуль на входы С, (3,4). При выработке сигнала сдвига влево на че 35тыре разряда по разрешению 29.5 делимое сдвинется влево на позицию одной цифры, при которой старшая частьне обновлена, а в позицию освободившихся битов запишутся нули. Этот цикл 40деления является Форсированным и время его выполнения намного меньше,чемвремя вычисления С . Ф О (фиг,3).1 ОРассмотрим пример десятичного деления ВзяВ В качестВе депимого и делителя десятичные числа 5218566923285и 10945. Делимое по разрешению 29.3через вход 28 располагаем в блоке 3,а затем по разрешению 29,8 через 8заносим делитель в регистр 2,В последующий момент вырабатываются уровни логических "1" на входах29.1 и 29.2. 506 16сумматоры +6 и +1 О и выходы десятичного генератора в блоке 6.Вход 29.2 дает разрешение мульти- плексорам 18 и 19 для прохождения компонент десятичного умножения от блоков 16 и 25, сумматорам-вычитателям 21 и 22 - для осуществления вычитания от данных второго входа данных первого входа, коммутатору 7 для занесения предсказуемых цифр блока 6 в регистр 1, коммутатору 8 для отделения старшей части делимого, участвующей в данном конкретном цикле деления.В исходный момент перед началом первого такта деления, независимо от режимов операций (десятичное или шестнадцатиричное), делимое располагается правее на позицию одной цифры, поэтому в первом такте старшей цифрой делимого будет нуль. Это обстоятельство обусловлено желанием исключить эффект переполнения, который может произойти при соответствующем соотношении старших цифр делимого и делителя.Перед началом деления из соотношения количества цифр делимого и делителя определяется количество циклов, необходимых для вычисления целой части частного. Каждая цифра результата частного вычисляется эа время, меньшее суммарного времени работы множительного устройства, так как при делении для отыскания истинной цифры частного необходимы лишь компоненты частичных произведений. В первом цикле текущее время делимого и делителя "05" и "109" и поэтому активизируются элементы памяти с весами 1. 14-1.05 (столбец 28). По пересе" чению строки 6 столбца 28 из области десятичного генератора, определяемой адресом 15 (вес делителя (2), будет извлечена цифра "5", которая, уменьшаясь на единицу, а затем в виде двух цифр С= 5 и С 1= 4 запишется в Р 1, Далее устройство, выполнив десятичное умножение на сумматорах-вычитателях 21 и 22, сформирует следующие разности и переносы:СМ 21 52185 - 10945 4Вход 29.1 настраивает устройство на режим десятичного умножения, при котором, как уже было отмечено, активизируются: десятичная матрица в умножителе 4, все корректирующие