Устройство для деления двоичных чисел в дополнительном коде

ОЮЗ СОВЕТСНИХ ОЦИАЛИСТИЧЕСНИХРЕСПУБЛИН 437857 9) (1 1)4 С Об Г 7/5 ИЕ ИЗОБРЕТЕНИЯ Н АВТОРСТВ СВИДЕТЕЛЬ 2 2 бласт ть устротся ос сче о с в дорегист"но регистрь 4,3 с ителя, суммато5 сравнения ычитате л. СУДАРСТВЕННЫЙ НОМИТЕТ ССО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЫ(71) Институт проблем моделированив энергетике АН УССР(56) Авторское свидетельство СССРУ 551642, кл. 6 Об Г 7/52, 1975.Авторское свидетельство СССРИь 817706 ь кл. С Об Р 7/52 ь 1979,(54) УСТРОЙСТВО ДЛЯ ДЕЛЕНИЯ ДВОИЧНЧИСЕЛ В ДОПОЛНИТЕЛЬНОМ КОДЕ(57) Изобретение относится к вычислительной техники и може использовано в арифметических ствах. Целью изобретения явля сокращение аппаратурных затра тавленная цель достигается за новой организации связей в ус ве для деления двоичных чисел полнительном коде, содержащем ры 1 и 2 делимого соответстве младшего и старшего форматов,Изобретение относится к цифровойвычислительной технике и может бытьиспользовано в арифметических устройствах, где подготовка операндов делимого и делителя осуществляется в двой 5ном и одинарном форматах соответственно,Целью изобретения является сокраФщение аппаратурных затрат. 10На чертеже представлена схема устройства для деления двоичных чисел вдополнительном коде.Устройство содержит регистр 1 делимого младшего Формата, регистр 2делимого старшего формата, регистр 3делителя, сумматор-вычитатель 4, схему 5 сравнения, вход 6 делимого устройства, вход 7 делителя устройства,выход 8 частного устройства, тактовый вход 9 устройства, вход 10 синхронизации устройства, вход 1 на"чальной установки устройства,Устройство для деления двоичныхчисел в дополнительном коде работает 25следующим образом.Перед началом вычисления регистр 1делимого младшего формата, регистр 2делимого старшего формата и регистр3 делителя переводятся в режим парал- ЗОлельной записи с входов 6,1 делимогои делителя, Делимое представляет собой операнд двойного Формата, содержащий младшую и старшую части одинаковой разрядности. Целитель представляет собой положительный операнд одинарного формата, равный по количествуразрядов формату старшеи части делимого. Абсолотная величина делимого меньше абсолютной величины делителя. Делитель нормалиэован.С выхода регистра 2 делимого старшего формата старшая часть делимого параллельно поступает на первый вход сумматора-вычитателя 4, на второй вход которого параллельно поступает делитель с выхода регистра 3 делителя, С выходов знаковых разрядов регистра 3 делителя и регистра 2 делимого старшего Формата информация поступает на первый и второй входы соответственно схемы 5 сравнения, на выходах "Равно" и "Не равно" которой Формируются сигналы поступающие на управляющие входы сумматора 11 вычитателя 4. На выходе Равно схемы 5 сравнения Формируется знаковый разряд частного и поступает на вход младшего разряда регистра 1 делимого младшего формата. На выходе сумматора-вычитателя 4 формируется первый остаток, который параллельно поступает на второй информационный вход регистра 2 делимого старшего форматасо сдвигом на один разряд в сторону старшего. Далее все регистры переводятся в режим, реализующий вычислительный цикл, а именно: регистр 1 делимого младшего формата - в режим последовательного сдвига информации в сторону старшего разряда, регистр2 делимого старшего Формата переключается на прием остатков со своего второго информационного входа и прием на вход младшего разряда информации, постуг асщей иэ регистра 1 делимого младшего формата, регистр делителя 3 переключается в режим хранения. По следующему синхротакту первый остаток записывается в регистр 2делимого старшего формата со сдвигомна один разряд в сторону старшего. Иэ регистра 1 делимого младшего Формата в младший разряд регистра 2 делимого старшего Формата записываетсяочередной разряд цифры делимого, а в освободившийся младший разряд регистраделимого младшего формата вдвигается знак частного, На схему 5 сравнен."я поступает знак очередногоостатка, в результате чего формируется очередной разряд цифры частного икод операции сукчатора-вычитателяна выходе которого формируется следующий остаток, По следусщему синхротакту полученнь;й остаток записываетсяв регистр 2 делимого старшего Формата, в младший разряд которого вдвигается очередной разряд цифры делимого, а в младший разряд регистра 1 делимо"го младшего Формата вдвигается очередной разряд цифры частного иэ схемы 5 сравнения. Указанные операции повторяются в течение всего вычислительного цикла. Длительность вычислительного цикла определяется разрядностью регистра 1 делимого младшего формата. После того как все разряды младшей части делимого последовательно перепишутся в регистр 2 делимого старшего формата, а регистр 1 делимого младшего формата заполнится частным, которое поступает на выход 8 устройства, процесс вычисления заканчивается, регистр 1 делимого младшего Формата, регистр 2 делимого старшего формата и регистр 3 делитеЗаказ 5895/49 Тираж 704 Подписное ВНИИПИ Государственного комитета СССР по делам изобретений и открытий 113035, Москва, Ж, Раушская наб д, 4/5Производственно-полиграфическое предприятие, г. Ужгород, ул. Проектная, 4 формула изобретенияУстройство для деления двоичных чисел в дополнительном коде, содержащее регистр делимого младшего формата, регистр делимого старшего формата, регистр делителя, сумматор-вычитатель и схему сравнения, причем вход делителя устройства соединен с информационным входом регистра делителя, вход синхронизации которого соединен с входами синхронизации регистров делимого младшего и старшего форматов и с входом синхронизации устройства, вход начальной установки которого соединен с входами разрешения приема регистра, целителя и регистра делимого младшего Формата, с первым входом разрешения приема регистра делимого старшего Формата, входы старших и младших разрядов входа делимого устройства соединены соответственно с входами разрядов первого информационного входа регистра делимого старшего формата и с входами разрядов информационного входа ре. гистра делимого младшего формата, выходы знаковых разрядов регистра делителя и регистра делимого старшегоформата соединены соответственно спервым и вторым входами схемы сравнения, выходы "Равно" и "Не равно" которой соединены соответственно с входами разрешения вычитания и сложениясумматора-вычитателя, выход которогосоединен со сдвигом на один разряд в 10 сторону старших разрядов с вторым информационным входом регистра делимого старшего Формата, второй вход разрешения приема которого соединен стактовым входом устройства, выходы 15 регистра делимого старшего форматаи регистра делителя соединень соответственпо с первым и вторым информационным входами сумматора-вычитателя, о т л и ч а ю щ е е с я тем, 20 что, с целью сокращения аппаратурныхзатрат, выход "Равно схемы сравнения соединен с входом мпадшего разря-да регистра делимого младшего формата, выход младшего и выход старшегоразрядов которого соединены соответственно с выходом частного устройства и с входом младшего разряда регистра делимого старшего формата,тактовый вход устройства соединен с ЗО входом разрешения сдвига регистраделимого младшего формата.