Устройство для деления чисел

СО 1 ОЭ СОВЕТСНСОЦИАЛИСТИЧРЕСПУБЛИН ц 4 С 06 Г 7/52 ОБРЕТЕНИЯ Н Н АВТОРСКОМУ СВИДЕТЕЛЬСТВУ ет быть технике и ительн пользонсальныхвых вычиизобретпар атурется те 10 ельных техническии Рад ия явля оваР,В,К обков СССР 1981,ССР 1986,ЧИСЕЛ вычительств Р 7/52, льство Г 7/52, ДЕЛЕНИЯ ния чисе 2, 11, 1 5, блок введены гер 8, с щими свя триствую г. соотв 1 табл осит ГОСУДАРСТВЕННЫЙ КОМИТЕТПО ИЗОБРЕТЕНИЯМ И ОТКРЫТИЯМПРИ ГКНТ СССРроении универ ированных циФромашин Целью я сокращение апЭта цель достига ройство для деле ее три регистра 6, коммутатор элемент ИЛИ 13, ЛИ 14, 15, гИзобретение .относится к вычислительной технике и может быть использовано при разработке параллельныхцифровых вычислительных машин.Цель изобретения - сокращение аппаратурных затрат.На Фиг, представлена схемаустройства для деления чисел; нафиг.2 - схема разряда коммутатора, .ОУстройство фиг.1 содержит инФормационный вход 1 устройства, первый регистр 2, вход 3 начальной установки устройства, вход 4 управлениязанесением устройства, коммутатор 5, 5первый сумматор б, первый тактовыйвход 7 устройства, триггер 8, третийтактовый вход 9 устройства, второйтактовый вход 10 устройства, второйрегистр 11блок .12 памяти, первый 20второй и третий элементы ИЛИ 13-15,второй сумматор 16, третий регистр17, выход 18 частного устройства,выход 19 знака частного устройства.Разряд коммутатора 5 фиг.2) содержит второй управляющий вход 20коммутатора 5, элемент И 21, выход22 разряда коммутатора 5, элемент1ИЛИ 23, третий управляющий вход 24коммутатора 5, элемент И 25, четвертый управляющий вход 26 коммутатора 5,злеменг И 27, пятый управляющий вход28 коммутатора 5, элемент И 29, элемент НЕ 30, элемент И 31.Шесть старших разрядов регистра2 и второй, третий, четвертый значащие разряды считая от старших)регистра 11 соединены с адреснымивходами блока 2. Если обозначитьразряцы регистра 2, поступающие наадресные входы блока 12, начиная отстарших разрядов, символами Ои,О О, О, 04, 0 , поступающие на входыблока 12 разряды регистра 11 = У";У, У и выходы блока 12 - И 1, И 2 45ИЗ, И 4, то его кодировка имеет вид,представленный в таблице.Коммутатор 5 (фиг.2 работаетслРдующим образом.Если на входкоммутатора поступит сигнал И 1=1, то откроется элемент И 21 и на выход 22 коммутаторапройдет через элемент ИЛИ 23 удвоеннре значение делителя + 2 у. Если навход 24 поступит сигнал И 2=1, навыход 22 через элемент И 25 пройдет55инверсия удвоенного делителя, тоесть -2 у. Аналогично сигнал ИЗ=1,поступающий на вход 26, откроет элемент И 27 и на выход 22 пройдет +4 у.Сигнал И 4=1, поступающий на вход 28,откроет элемент И 29 и на выход 22коммутатора пройдет -4 у, При подачесигнала на вход 4 инверсия сигналас элемента НЕ 30 запирает элементыИ 21, 25, 27, 29 и на выход 22 коммутатора 5 через элемент И 31 проходит делимое со входаУстройство фиг, работает следующим образом,На вход 1 устройства подаетсяпрямой код делимого Х. Регистр 2предварительно сбрасывается н ноцьсигналом по нходу 3. На нход 4устройства подается единичный сигнал,значащие разряды делимого проходят1Через коммутатор 5, сумматор 6 на.вход регистра 2 без изменения. Посигналу, поступающему на вход 7, значащие разряды делимого записывают"ся в регистр 2. Одновременно знаковый разряд делимого поступает насчетный вход триггера 8, предварительно сброшенного н ноль, и по сигналу на входе 9 записынается в него.По завершении записи делимого навход 1 подается прямой код делителяУ. Значацие разряды делителя по сигналу на входе 10 записываются н регистр 11. Знаковый разряд У по сигналу на входе 9 поступает на счетный вход триггера 8 и в последнемформируется знак частного.В первом цикле на адресные входыблока 12 поступают старшие разрядыделимого и делителя и на выходахблока 12,формируются сигналы И 1, И 2,ИЗ, И 4. Под воздействием этих сигйалов в коммутаторе 5 формируетсяодно из кратных делителя: +2 у, -2 у,+4 у, -4 у, О. Это кратное поступаетна одни входы сумматора 6, Лелимое (или очередной остаток) с выходов регистра 2 поступает на другие.входы сумматора 6 с "перекосом" надва разряда в сторону старших разрядов, т.е. в сумматор 6 поступаетучетверенное значение делимого илиостатка) 4 х. Сумматор 6, работающийв обратных кодах, формирует первыйостаток 0, Одновременно сигналы свыходов блока 12 памяти поступают навходы элементов ИЛИ 13, 14, 15 ныходь которых подключены ко входам сум".матора 16,Очевидно, что если И 1=1,но нсе разряды сумматора 16, кромемладшего СЯМ), поступит единица,т,е, н сумматор поступит число -2 Если И 2=1, единица поступит только в младший разряд сумматора число +2). Если ИЗ=1, в сумматор поступает число -4. Если И 4=1, в сумматор поступает число +4, На другие входы сумматора 16 поступает со сдвигом на два разряда в сторону старших разрядов значение предыдущего цикла 1 р с регистра 17, По завершении операции суммирования в сумматорах 6, 16 на вход 7 устройства подается сигнал записи, по которому остаток О, записывается в регистр 2, и первое при ближение частного Е - в регистр 17. После чего выполняется второй циклиделения, По завершении - циклов свыходов 18 и 19 устройства считывает.ся частное.Формула изобретения25Устройство для деления чисел, содержащее три.регистра, первый сумматор, коммутатор, блок памяти и первый элемент ИЛИ, причем информационный вход устройства соединен с первым информационным входом коммутатора, первый управляющий вход которого соединен с входом управления занесением устройства, вход начальной установки и первый тактовый вход которого соединены соответственно с входом сброса и с входом разрешения приема первого регистра, информационный вход которого соединен с выходом первого сумматора, вход первого слагаемого которого соединен свыходом коммутатора информационные входы -го разряда которого с вто-.рого по пятый соединены соответственно.с прямым выходом (1.-1)-го разря да, с инверсным выходом (х) разряда, с пряьвм выходом (-2)-го разря-, да и с инверсным выходом (-2)-го разряда второго регистра ( 2-(и+2;е и-разрядность операндов), вход разрешения приема которого соединен с вторым тактовым входом устройства, первый тактовый вход которого соединен с входом разрешения приема третьего регистра, выход которого является выходом частного устройства, выходы старших разрядов первого и второго регистров соединены соответственно с первым и вторым адресными входами блока памяти, информационный вход устройства соединен с информационным входом второго регистра, выход первого регистра соединен со сдвигом на два разряда в сторону старших разрядов с входом второго слагаемого первого сумматора, о тл,и ч а ю щ е е с я тем, что, с целью сокращения аппаратурных затрат, оно содержит второй сумматор, триггер, второй и третий элементы КПИ, причем выходы с первого по четвертыи блока памяти соединены соответственно с управляющими входами с второго по пятый коммутатора, информационный вход устройства соединен со счетным входом триггера, вход разрешения приема и выход которого являются соответственно третьим тактовым входом и выходом знака частного устройства, второй выход блока памяти соединен с первым входом первого элемента ИЛИ, первый выход блока памяти соединен с первыми входами второго и третьего элементов ИЛИ, третий выход блока памяти соединен с вторыми входами первого и третьего элементов КПИ, четвертый выход блока памяти соединен с вторым входом второго элемента ИЛИ, выходы первого и второго элементов ИЛИ соединены соответственно с входами первого и второго разрядов первого слагаемого второго сумматора, выход третьего элемента ИЛИ соединен с входами разрядов с третьегоно и-й первого слагаемого второгосумматора, выход которого соединенс информационным входом третьегорегистра, выход которого соединенсо сдвигом на два разряда в сторонустарших разрядов с входом второгослагаемого второго сумматора.1465883 Г( 00, О О О ОУ У+ И И 2 ИЗ И 4 Составитель А.Клюев Редактор И.Сегляиик Техред Л.Олийнык Корректор М,Лемчик Заказ 947/49 Тираж 667 ПодписноеВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР 3035, Москва, Ж, Раущская наб., д, 4/5 Производственно-издательский комбинат "Патент", г,Ужгород, ул, 1 агарина,О 0 О 0 О 0 О 0 0 О. О1 10 0 0 01 1 1 0 0 0 0 О 0 1 1 1 1 0 0 О 0 0 1 0 1 1 0 1 О 0 ОО 1 0 0 0О 1 1 0 0 О 0 1 0 0 0 0 О 0 1 0 0 0 0 0 0 О 00 0 1 0 0 1 0 1 0 О 0 01 1 0 0 0 1 1 0 0 0 1 1 О 0 0 0 1 1 1 0 0 0 10 0 1 0 1 01 1 0 1 0 1 00 1 О 0 1 1 0 1 0 1 О 1 0 01 00 0 1 0 1 1 0 0 1 0 01 О 0 1 1 1 1 1 0 1 11 1 0 01 0 0 0 0 1 1 0 0 0 0 1 0 0 0 0 1 0 00 0 0 О 0 0 0 0 0 0 0 0 0 0 0 1 0 0 1 0 0 0 1 0 0 0 1 1. 0 1 0 0 1 1 0 0 00 0 0 0 1 0 0 01 0 0 0 1 1 0 0 0 1 1 1 0 0 0 1 1 0 0 00 1 0 0 1 0 1 0 0 1 0 0 01 О 0 01 0 00 1 0 00 1 0 0 0 0