Устройство для деления чисел с фиксированной запятой

СОЮЗ СОВЕТСНИХСОЦИАЛИСТИЧЕСКИХРЕСПУБЛИН 41 514 СОб Р 7/5 БРЕТЕН ИСАНИ АВТОРСКОМ ДЕТЕЛЬСТ определенной разробной частей.вляется расширеполучать частноерядностью целой иЦелью изобретенияние области приме ия за счет в Р83.СЕЛ С бласт ГОСУДАРСТВЕННЫЙ НОМИТЕТПО ИЗОБРЕТЕНИЯМ И ОТКРЫТИЯМПРИ ГКНТ СССР(54) УСТРОЙСТВО ДЛЯ ДЕЛЕНИЯ ЧИФИКСИРОВАННОЙ ЗАПЯТОЙ(57) Изобретение относится квычислительной техники и позввыполнять операцию деления надрандами с произвольным значени,ЯО 3453 можности выполнения деления над целочисленными операндами с произвольным значением. Поставленная цель достигается тем, что устройство дляделения чисел с фиксированной запятой, содержащее регистр 1 делителя,регистр 2 частотного, вспомогательный регистр 3, сумматор 4, мультиплексор 5, блок б синхронизации иэлемент НЕ 7, имеет новую органиэардо связей. 2 ил.Изобретение относится к вычислительной технике и может быть использовано в универсальных и специализированных арифметических устройствах5для деления двоичных чисел с фикси рованной запятой,Цель изобретения - расширениеобласти применения путем обеспечениявозможности выполнения деления надцелочисленными операндами с произвольным значением,На фиг. 1 представлена структурная схема устройства для деления чисел с фиксированной запятой; нафиг. 2 - временные диаграммы, поясняющие работу устройства;Устройство (фиг. 1) содержит регистр 1 делителя, регистр 2 частного,вспомогательный регистр 3, сумматор4, мультиплексор 5, блок 6 синхронизации, элемент НЕ 7, тактовый вход 8устройства, вход 9 запуска устройства, а также третий 10, четвертый 11,второй 12 и первый 13 выходы блока 6 25синхронизации. Обозначения на временной диаграмме (фиг. 2) соответствуют фиг, 1.Регистры 1 - 3 могут быть реализованы на универсальном сдвиговомрегистре, например, с использованиемИМС 533 ИР 16.Разрядность регистров равна 2 и,где- количество разрядов кода делимого. Мультиплексор 5 может бытьреализован на ИМС 533 КП 11.35Устройство работает следующимобразом.Блок 6 синхронизации, на вход 8которого поступает последовательность тактирующих импульсов, по при 40ходу импульса запуска на вход 9 формирует на выходах 10 и 11 циклически повторяющуюся последовательностьиз трех синхроимпульсов (фиг. 2),45которые поступают на тактовые входырегистров 1 - 3. По окончании импульса запуска на входе 9 на выходе 13 блока 6 синхронизации формируется импульс, в течение которогомультиплексор 5 пропускает на входсумматора 4 код делимого в обратномкоде, сдвинутый на и разрядов вправо.Регистр 1 делителя предварительнообнулен импульсом запуска, следовательно, при появлении синхроимпульсана выходе 10 блока 6 синхронизацииобратный код делимого записываетсяво вспомогательный регистр 3. При появлении синхроимпульса на выходе 11 блока 6 синхронизации в регистр 1 делителя, работающий в течение импульса с выхода 13 в режиме параллельной записи, записывается поступающий на его информационный вход код делителя. Затем при появлении синхроимпульса на выходе 12 блока 6 синхронизации сдвиговый регистр,2 частного записывает в младший разряд проинвертированное значение знакового разряда сумматора 4, который, имея значение "0", запрещает, а при "1" разрешает запись кода остатка во вспомогательный регистр 3 в следующем периоде вычислений. После окончания импульса с выхода 13 мультиплексора 5 подключает выход вспомогательного регистра 3 к входу сумматора 4, а регистр 1 делителя переходит в режим последовательного сдвига вправо, т.е. в очередном цикле вычислений регистр 1 делителя при появлении синхроимпульса на выходе 11 блока 6 синхронизации сдвигает информацию вправо на один разряд. Далее повторяется описанный цикл работы устройства. Вычисление прекращается при завершении тактирования регистров устройства с блока 6 синхронизации. В результате в младших разрядах регистра 2 частного будет записано частное.Формула изобретенияУстройство для деления чисел с фиксированной запятой, содержащее блок синхронизации, регистр делителя, регистр частного, сумматор, элемент НЕ, вспомогательный регистр и мультиплексор, причем вход запуска и тактовый вход устройства соединены соответственно с входами запуска и тактовым входом блока синхронизации, первый и второй выходы которого соединены соответственно с управляющим входом мультиплексора и с входом разрешения сдвига регистра частного, вход младшего разряда которого соединен с выходом элемента НЕ, вход которого соединен с выходом знака сумматора, вход первого слагаемого которого соединен с выходом регистра делителя, входы старших разрядов которого являются входами разрядов делителя устройства, входы разрядов делимого которые соединены соответПодписное Заказ 7080/46 ВНИИПИ Гос д ираж 66 Т СССР у арственного комитета 113035, Москва,о изобретениям и открытиям пр35, Раушская наб., д, 4/5 Производственно-полиграфическое предприятие, г. Ужгород, ул, Проектная,ственно с входами младших разрядовпервого информационного входа мультиплексора, о т л и ч а ю ш е е с ятем, что, с целью расширения области применения за счет возможностивыполнения деления над целочисленными операндами с произвольным значением, выход суммы сумматора соединенс информационным входом вспомогательного регистра, выход которого соединен с вторым информационным входоммультиплексора, выход которого соединен с входом второго слагаемогосумматора, выход элемента НЕ соединен с входом разрешения приема вспо 1682могательного регистра, тактовый вход которого соединен с третьим выходом блока синхронизации, первый и четвертый выходы которого соединены соответственно с входом задания режима и тактовым входом регистра делителя, вход сброса которого соединен с входом запуска устройст ва, входы нулевого и единичногопотенциалов которого соединены соответственно с входами младших разрядов регистра делителя й с входами старших разрядов первого информаци 1 б онного входа мультиплексора.