Устройство для умножения

,ЯО 1481744 БРЕТЕНСТВУ ЕТ версальных и спекиализировгнных ЦВМ. Цель изобретения - расшпрс ие функциональных возможностей за счет выполнения умножения двоичныл чисел ь допол ките. ьных кодах. В устройство, содержащ,"с .двкговые регистры сомножителей, две гру. ы элементов И и регистр результата, введены два элемента И, элемент И.И, блок управления и блок преобразования кода, это обеспечивает выполнение л множения параллельным кодом при представлении его в устройство последовательным кодом, коррекцию псевдорезу. ьтата по знаку множимого и накопление сумм парных произведений в регистре ре;ультгта. 2 зли ф-лы, 3 ил. л,19бернетики и)идетельство6 Г 7/52, 19етельство С06 Е 7/52,Я. ЛедянСССР80.ССР ВО ДЛЯ УМН е относится к и может быть ческих устрой ОЖЕН вычисли- использов ах униСхема блока управления фдержит УК-триггер 16, элементы 1мент НЕ 18.Схема блока преобразова(фиг. 3) содержит УК-триггер 19мента НЕ 20 и 21 и два элемента22 и 23.Элемент И 8 служит длярегистра 1. 21 со. 17 и эле ния кода , два эле И ИЛИ тгновки м,устройстваковый разставленногжет быть ройство посна входнформациокода.итель отрр 16 бя в 1. ервом тактс ан) множполнительным он=1 либочерез вход управления влод 6 ока ряд доп азен упае лока нныйицательный (т.е. лока управления ГОСУДАРСТВЕННЫЙ КОМИТЕТПО ИЗОБРЕТЕНИЯМ И ОТКРЫТИЯМПРИ ГКНТ СССР ПИСАНИЕ(57) Изобретенительной техникевано в арифмет Изобретение относится к вычислительнойтехнике и может быть использовано в арифметических универсальных и специализированных цифровых вычислительных машинах.Целью изобретения является расширениефункциональных возможностей за счет выполнения умножения двоичных чисел в дополнительных кодах.На фиг. 1 представлена схема устройства; на фиг. 2 - схема блока управления; на фиг. 3 - схема блока преобразования кода,Устройство содержит (и+1)-разрядныйсдвиговый регистр 1 первого сомножителяи и-разрядный 2 сдвиговый регистр второгосомножителя, первую 3 группу из (и+1) -гоэлементов И, вторую 4 группу из (и)-гоэлементов И, регистр 5 результата, блок 6управления, блок 7 преобразования кода,элементы И 8 и 9,элемент ИЛИ 10, первый11 и второй 12 соответственно информационные входы устройства, управляющие входы13 - 15 устройства. Устройство д дующим образо При работе передается зна теля (В), пред кодом. Он мо ов=О и в устр 11, передается и на первый и преобразования Если множ сов=), тригге устанавливаетсмножения раоотает сле 1481744Ь а 1 а 2 аза 4 Ь 2 ЬзЬ 4Ь 2 О)аа 2 азЬ 3 Ь 4Ьз со,соа 1 а 2 Ь 4Ь 4 сомйА 4 З 4 а 1 ааз юз =0а 2а ол =0 либо 1 аа 2 аза 4оз а 1 а 2 а,а 4ю 4 н, а 1 а 2 аза 4со,; союаа 2 аза 4 Ь. Ь 2 Ьз Ь 4 Если ьи=О, то по сигналу управления У 1, который в первом такте подается на вход 13 устройства, триггер 16 блока управления установится в 0,Далее по знаку множимого (аа= 0 или ж,=1), который поступает через вход 12 устройства, по сигналу управления У 2, поступающему на вход 15 устройства во втором такте умножения, будут установлены в 0 или 1 все разряды сдвигового регистра 1. При этом, если со = = О, то множимое поступает на вход первого разряда сдвигового регистра 1 в коде представления.При отрицательном множителе триггер 16 блока управления в первом такте устанавливается в , Это означает, что знак множимого а=О или оз =1 уже во втором такте, преобразуясь в блоке 7 преобразования кода, поступает на входы сдвигового регистра 1 в обратном коде.Код множимого поступает на вход сдвигового регистра 1 старшими разрядами вперед, а код множителя поступает на вход сдвигового регистра 2 младшими разрядами вперед. Поэтому в третьем такте в устройство поступает младший разряд (первый) множителя, а в четвертом такте - старший разряд (и-й) множимого и т.д. до (2 п+2) -го такта, после которого будут заведены в сдвиговые регистры все разряды множимого и множителя. Причем (и+1) -й разряд множимого устанавливается во втором такте, а (а+1) -й разряд множителя должен быть всегда равен 0. Нули множителя (В) по указанному для со =1 тракту проходят на вход сдвигового регистра 2 без изменения, включая в первую единицу (младший разряд множителя, отличный от нуля), которая также проходит блок преобразования кода без изменения йо она устанавливает триггер 9 блока преобразования кода в 1. Далее на вход сдвигового регистра 2 значение множителя уже будет поступать в инверсном коде. Каждая новая пара текущих информационных разрядов сомножителей заводится в оба сдвиговые регистры 1 и 2. Их коньюнткция определяет а-й разряд частичного произведения в регистре 5. Кроме того, значениеили 0 введенного текущего разряда множимого разрешит или запретит соответственно ввод г-х (1= 1, (гг - 1) разрядов кода множителя через вторую 4 группу элементов И в младшие (п - 1)-е разряды регистра 5, а значения 1 или 0 множителя разрешат или ааоретит, соотиет. ственно ввод г-х (г=2, (и+1) разрядов кода множимого через первую 3 группу элементов И в старшие (2 п+1) - и разряды регистра 5.При работе устройства с первого такта до корректирующего второй вход элемента И 9 разрешает прохождение сигнала с выхода 5 10 15 20 25 30 35 40 сдвигового регистра 2, а второй вход элемента ИЛИ 10 отключен. Осуществляется коррекция следуюшим образом. На (2 п+3) -м такте на вход 14 устройства поступает сигнал управления (УЗ), который отключает элемент И 9 устройства, поэтому содержимое сдвигового регистра 1 не пройдет через первую 3 группу элементов устройства на входы регистра 5. Одновременно сигнал управления УЗ поступит на второй вход элемента ИЛИ 10 устройства, И тем самым обеспечит коммутацию 1-х разрядов кода содержимого (=1,л) сдвигового регистра 2 в соответствующие г-е (г=1, л) разряды регистра 5 через г-е (=1, а) элементы И второй группы 4. Отключение элемента И 9 с одновременным включением или отключением элемента ИЛИ 10 осуществляется из блока управления. После этого в регистре и накопилось в виде двухрядного кода результатов и переносов очередное произведение двух сомножителей. Со следующего после корректирую шего такта в устройство может быть подано значение знакового разряда (ь, ) кода множителя или необходимо в течение (2 п+1) -го такта прогнать переносы из младцгих разрядов регистра 5 в старшие, если последнее умножение было последним в данной группе. Устройство реализует новый алгоритм умножения, который модернизирует два известных. Первый из них формирует частичные произведения в прямых кодах в виде некоторого треугольника, а второй - в дополнительных кодах. Суть алгоритма в том, что на входах регистра 5 формируются частичные произведения по правилу: Суммирование приведенных строк равносильно следующему: Для одновременного преобразования кода в дополнительный и его поразрядной передачи в устройство старшими разрядами вперед используется передача его обратным кодом (если ь=1) с последующей коррекцией псевдорезультата, накопленного в регистре. Она выполняется в виде сложения кода множителя, преобразованного (при ь, =1) в дополнительный с псевдорезультатом, накопленным в регистре 5, 1481744формула изобретения 1. Устройство для умножения, содержащее (и+1) -разрядный сдвиговый регистр первого сомножителя, п-разрядный сдвиговый регистр второго сомножителя, (и-разрядность сомножителей без учета знака), две группы из и+1 и п - 1 элементов И соответственно, (2 и+1) -разрядный регистр результата, причем первые входы -х элементов И первой группы (=1,2и+1) соединены между собой, второй вход первого элемента И первой группы соединен с первыми входами )-х элементов И второй группы (=1,2п - 1), вторые входы которых соединены соответственно с выходами 1-х разрядов п-разрядного сдвигового регистра второго, сомножителя, выходы К-х разрядов (и+1)-разрядного сдвигового регистра первого сомножителя соединены соответственно с вторыми входами К-х элементов И первой группы (К=2,3п+1), выходы элементов И второй и первой групп соединены соответственно с входами (2 и+1) -х разрядов регистра результата, отличающееся тем, что, с целью расширения функциональных возможностей за счет выполнения умножения двоичных чисел в дополнительных кодах, в него введены два элемента И, элемент ИЛИ, блок управления и блок преобразования кода, причем вход первого сомножителя устройства соединен с входом синхронизации блока управления и первым информационным входом блока преобразования кода, второй информационный вход которого соединен с входом второго сом ножителя устройства, первый управляющий вход которого соединен с входом установки знакового разряда множителя блока управления, первый и второй выходы которого соединены соответственно с первым и вторым управляющим входами блока преобразования кода, первый выход которого соединен с информационным входом первого разряда (и+1) -разрядного сдвигового регистра первого сомножителя и первым входом первого элемента И, второй вход которого соединен с вторым управляющим входом устройства, а выход - с входом установки в 1 (и+1)-разрядного сдвигового регистра первого сомножителя, второй выход блока преобразования кода соединен с информационным входом п-го разряда п-разрядного сдвигового регистра второго сомно 10 15 20 25 ЗО 35 40 45 жителя, выход и-го разряда которого соединен с первым входом второго элемента И, выход которого соединен с первым входом первого элемента И первой группы, второй вход которого соединен с выходом элемента ИЛИ, первый вход которого соединен с выходом первого разряда (и+1) -разрядного сдвигового регистра первого сомножителя, а второй вход - с третьим выходом блока управления, четвертый выход которого соединен с вторым входом второго элемента И, третий управляющий вход устройства соединен с входом разрешения коррекции блока управления.2. Устройство по п. 1, отличающееся тем, что блок управления содержит элемент И, элемент НЕ и (К-триггер, -вход которого соединен с входом потенциала единицы, вход синхронизации К-триггера соединен с входом синхронизации блока, вход установки знакового разряда множителя которого соединен с К-входом 1 К-триггера, прямой выход которого соединен с первым выходом блока и первым входом элемента И, второй вход которого соединен с входом разрешения коррекции блока и входом элемента НЕ, выход которого соединен с четвертым выходом блока, второй и третий выходы которого соединены соответствено с инверсными выходами 1 К-триггера и элемента И.3. Устройство по п. 1, Отличающееся тем, что блок преобразования кода содержит уК-триггер, два элемента 2 И - ИЛИ и два элемента НЕ, причем первый информационный вход блока соединен с входом синхронизации К-триггера, входом первого элемента 2 И - ИЛИ, второй вход которого соединен с инверсным выходом К-триггера, рямой выход которого соединен с третьим входом первого элемента 2 И - ИЛИ, четвертый вход которого соединен с выходом первого элемента НЕ, а выход - с вторым выходом блока, первый выход которого соедпсн с выходом второго элемента 2 И - ИЛИ, первый вход которого соединен с входом ьторого элемента НЕ и вторым информационным входом блока, второй управляющий вход которого соединен с вторым входом в;орого элемента 2 И - ИЛИ, третий вход которого соединен с выходом второго элемента НЕ, а четвертый вход - с первым управляющим входом блока и 1-входом 1 К-триггера, К-вход которого соединен с нулевым потенциалом.я г Редактор Л. ГратиллоЗаказ 2690/49НИИПИ ГосударственногоП 3035, МПроизводственно-издатель Составитель Е. МуТехред И. ВересТираж 669комитета по изобретенисква, Ж - 35, Раушсккий комбинат Патент наКорректор С. ЧерниПодписноеи открытиям при ГКНТ ССнаб., д. 4/5Ужгород, ул. Гагарина, 1 О