Устройство для деления чисел

СОЮЗ СОВЕТСНИХСОЦИА ЛИСТИЧЕСНИХРЕСПУБЛИН ЯО,1)46 06 Г 11 РГр 1 с:; р ПИСАНИЕ ИЗОБРЕТЕ У ЕТЕЛ МУ К АВТО СССР979. СР984. ГОСУДАРСТВЕННЫЙ НОМИТЕТ СССРПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЫТИИ(54) УСТРОЙСТВО ДЛЯ ДЕЛЕНИЯ ЧИСЕЛ (57) Изобретение относится к вычи лительной технике и может быть ис пользовано в арифметических устройствах ЭВМ. Цель изобретения - расширение функциональных возможностейза счет деления чисел переменногоформата. Поставленная цель достигается тем, что устройство для деления чисел, содержащее сумматор 2 делителя, регистры 4, 5 делимого, регистры 6, 7 делителя, вычитатели 1012,коммутатор 14,шифратор 15 цифр част.ного и накапливающий регистр 16, содержит мультиплексор 3 делителя, мультиплексор 8 делителя, формирователь9 переноса и коммутатор 13 с соответствующими связями, 4 ил., 1 табл,Изобретение относится к вычислительной технике и может быть использовано в арифметических устройствахЭВМ.Целью изобретения является расширение функциональных воэможностейэа счет деления чисел переменногоФормата,На Фиг. 1 представлена схема устройства для деления чисел;на фиг.2пример реализации шифратора цифрчастного; на фиг, 3 - пример реализации формирователя переноса (для32-х разрядов чисел); на фиг, 4 - 15временные диаграммы работы устройства.Устройство (фиг. 1) содержит информационный вход 1 устройства, сумматор 2 делителя, мультиплексор 3делителя, первый 4 и второй 5 регистры делимого, первый 6 и второй 7 регистры делителя, мультиплексор 8 делимого, формирсватель 9 переноса,первый 10, второй 11, третий 12 вычитатели, второй коммутатор 13, первый коммутатор 14, шифратор 15 цифрчастного, накапливаюший регистр 16,выход 17 сумматора 2 делителя, выходы 18 и 19 соответственно старших и 30младших разрядов регистра 4 делимого,выходы 20 и 21 соответственно старших и младших разрядов регистра 5делимого, выходы 22-24 переноса соответственно вычитателей 10- 12, выход 25 признаков возникновения ираспространения переноса вычитателя12, выходы 26-28 разности соответственно вычитателей 10-12, выход 29старшего разряда вычитателей 12, вы Оходы 30 и 31 шифратора 15 цифр частного, выход 32 устройства, с первогопо пятый входы 33-37 устройства, вход39 задания режима устройства, второйвход 40 синхронизации устройства,шестой тактовый вход 41 устройства,первый вход 38 синхронизации устройства.Шифратор 15 цифр частного (Фиг.2)содержит элемент НЕ 42, триггер 43,элемент ИЛИ 44, элементы И 45 и 46,элемент ИЛИ 47, элемент НЕ 48, триггер 49, элемент И 50, элемент ИЛИ 5 1,причем вход задания режима шифратора 15 соединен с входом разрешениятриггера 43, с первым входом элемен та И 46 и через элемент НЕ 42 с первыми входами элемента ИЛИ,44 и элементов И 50 и 45, вход сброса шифратора 15 соединен с входом установки в "0" триггера 43, счетный вход которого соединен с вторым входом синхронизации шифратора 15, первый вход синхронизации которого соединен с входом разрешения приема триггера 49, выход которого соединен с вторым входом элемента И 46, выход которого соединен с первым входом элемента ИЛИ 47, второй вход которого соединен с выходом элемента И 45, второй вход которого соединен с входом второго разряда шифратора 15 и через элемент НЕ 48 с вторым входом элемента И 50, третий вход и выход которого соединены соответственно с входом третьего разряда шифратора 15 и с первым входом элемента ИЛИ 5 1, второй вход и выход которого соединены соответственно с входом первого разряда шифратора 15 и с информационным входом триггера 49, выход триггера 43 соедиен с вторым входом элемента ИЛИ 44, выход которого является выхо" дом готовности шифратора 15, выходы элементов ИЛИ 47 и 5 1 являются инФормационным выходом шифратора 15 .Формирователь 9 переноса (Фиг.3) содержит элемент И-ИЛИ 52, причем вход разрешения Формирователя 9 соединен с инверсным входом первой группы элемента И-ИЛИ 52, вход второй группы, первый и второй входы третьей и четвертой групп которого являются информационным входом формирователя 9.1 ислами 1, 2. ;, К на верхней части диаграммы (фиг. 4) обозначены номера циклов. Слева от диаграммы по вертикали приведены номера сигналов в соответствии с их номерами на Фиг, 1. На диаграмме не приведен сигнал 39 задания режима работы устройства, так как он имеет значение постоянного "0",в режиме деления коротких чисел и постоянной "1" в режиме деления длинных чисел, Низкий уровень сигналов соответствует состоянию " 1", выполняющей соответствующую функцию. Диаграмма работы устройства в режиме деления коротких чисел не от- , личается от диаграммы работы устройства в режиме деления длинных чисел благодаря возможности приема в регистры делимого и делителя в произвольной последовательности.где Р - признак, определяющий режимработы (в объединенном режиме значение Р равно "0", вразъединенном режиме Р равновтороШифратор цифр частного и коммутаторы 13 и 14 выполняют действия, прит. веденные в таблице,формирователь 9 переноса производит либо объединение вычитателей 10 и 11 в общий вычитатель, либо разъединение указанных вычитателей, В общем случае значение выходного сигнала формирователя 9 имеет вид С = С + Т (О + Т + Р) Й ,Й с- передаточные функции первого вычитателя," передаточные функции го вычитателя. В первой колонке приведено значение сигнала режима работы устройства в следующих трех колонках - значения переноса вычитателей 10-12, передающихся по выходам 22-24, В следующий четырех колонках приведены значения выходов коммутаторов 13 и 14 и значения двух битов частного на выходе 31 за один цикл вычитания.Знаком "Ф" в таблице обозначены значения вычитателей 11 и 12, не влияющих на значение частного, а знакомобозначено значение выхода 31, не определяемое значением переносов вычитателей. В таблице не приведены невозможные комбинации переносов на выходах 22-24. Обозначения РГ 4 СДВ 2, выход 28 СДВ 2 означают, что содер- . жимое регистра 4 и информация, передаваемая по выходу 28, сдвигается влево на 2 бита в коммутаторах 13 и 14, Таким же образом остальные обозначения выражают сдвиг влево на один или два бита информации соответствующего регистра или выхода в коммутаторах 13 и 14. При передачах со сдвигом в коммутаторах 13 и 14 на место освободившихся разрядов вдви" гаются значения соответственно с выходов 20 и 18 регистров 5 и 4 делимого.Устройство работает следующим об разом. 44)388 4В зависимости от значения сигналана входе 39 устройство может работать либо в режиме деления короткихчисел, либо в режиме деления длинных5чисел.Вначале рассмотрим работу устройства в режиме деления коротких чисел, когда делимое представляет собой двойное слого, а делитель - одно слово, Принцип работы устройства в режиме деления коротких чиселоснован на применении трех вычитателей, в которых осуществляетсяодновременное вычитание трех кратныхделителя из делимого. На основе полученных значений переносов из вычитателей определяется значение двухбитов частного и промежуточное зна чение делимого. Загрузка данных вустройство осуществляется через вход1 под управлением сигналов, поступающих с входов 34-37, Данные ширинойв одно слово поступают на, регистры 25 4-7 делимого и делителя в произвольной последовательности, определяемой значениями сигналов на входах34-37, " 1" на каком-либо входе 34-37является разрешением для приема данЗ 0 ных в соответствующий регистр. Причем для приема данных в регистры делимого дополнительно устанавливаетсясигнал приема на входе 33, управляющем направлением приема данных в 35регистры делимого, После приема двухслов делимого меняются полярностисигнала на входе 33 и регистры делимого настраиваются на прием данныхс выходов коммутаторов 13 и 14, Стар шее слово делимого помещается в регистр 5 делимого, а младшее словов регистр 4 делимого.Делитель в регистр 7 делителя пос"тупает непосредственно с входа 1 уст ройства, а трехкратное значение делителя поступает на регистр 6 делителя с выхода сумматора 2 делителя через :мультиплексор 3 делителя, Формирование трехкратного значения делителя осуществляется в сумматоре 2.На первый вход сумматора 2 делительпоступает без изменения, а на второйвход - со сдвигом на один,бит влево.На выходе сумматора 2 формируетсятрехкратное значение делителя благодаря сложению делителя к его двухкратному значению. В режиме делениякоротких чисел трехкратное значениеделителя с выхода сумматора 2 через. Сигнал "0" на входе 39 соответствует режиму деления коротких чисел, который настраивает мультиплексор 8 на передачу на вход уменьшаемого вычитателя 10 выхода 2 1 регистра 5 делимого и запирает формирователь 9 переноса, тем самым устанавливается разъединенный режим работы вычитателей 10 и 12, когда запрещается передача переноса с выхода вычитателя 12 через схему передачи переноса на младший бит вычитателя 10. Сигнал режима работы устройства на входе 39 устанавливает также соответствующий режимработы коммутаторов 13 и 14 и шифратора 15 цифр частного,После того, как загружены регистры делимого и делителя, начинается циклический процесс вычитания трех кратных делителя из старшей части делимого в вычитателях 10-12. В вычитателе 12 выполняется вычитание из старшей части делимого значения делителя, в вычнтателе 11 - вычитание двухкратного значения делителя, в вычитателе 10 - вычитание трехкратного значения делителя.Старшая часть делимого на входы уменьшаемого вычитателей 11 и 12 поступает непосредственно с выхода 21 регистра 5 делимого, а на вход уменьшаемого вычитателя 10 - через мультиплексор 8. На вход вычитаемого вычитателя 12 делитель поступает с выхода регистра 7 делителя без преобразования, а на вход вычитаемого вычитателя 11 поступает двухкратное значение делителя. Удвоение значения делителяосуществляется путем коммутации выхода регистра 7 делителя с входом вычитателя 11 со сдвигом на один бит влево. На вход вычитаемого вычитателя 10 трехкратное значение делителя поступает с выхода регистра 6 делителя. Образовавшиеся разности в результате вычитания трех кратных делителя иэ старшей части делимого с выходов 26-28 вычитателей 10-12 поступают на информационные входы коммутатора 14, ,на управляющие входы которого поступают переносы с выходов 22-24 вычитателей 10-12. Разность с выхода 26 и перенос с выхода 22 вычитателя 10 поступают также на информационный и 41388 буправляющий входы коммутатора 13, на другой информационный вход которого поступает младшая часть делимого с выхода 19 регистра 4 делимого. На информационный вход коммутатора 14 поступает старшая часть делимого с выхода 21 регистра 5 делимого. Переносы с выходов 22-24 вычитателей 10- 12 поступают также на входы разрядов шифратора 15.В коммутаторе 14 в режиме делениякоротких чисел на основе полученной комбинации значений переносов из трех вычитателей осуществляется выбор одного из значений разностей с выходов трех вычитателей и старшей части делимого, сдвиг на два бита влево выбранного значения числа и передача его на вход регистра 5 де.лимого (см. таблицу).Отсутствие переносов из всех вычитателей является признаком того, что старшая часть делимого меньше 2 В делителя и она должна быть сдвинутавлево для нового цикла вычитания, В этом случае через коммутатор 14 передается выход 21 регистра 5 делимого со сдвигом влево на два бита, Зо а значение очередных двух битовчастного устанавливается в "0", При наличии переноса только из третьего вычитателя старшая часть больше делителя, но меньше его двухкратного значения. В этом случае через коммутатор 14 передается выход 28 вычитателя 12 со сдвигом на два бита влево и значение двух битов частного устанавливается 01. При наличии 40 переносов только из вычитателей 11и 12 старшая часть делимого больше двухкратного значения делителя, но меньше его трехкратного значения, В этом случае через коммутатор 14 передается выход 27 вычитателя 11 со сдвигом на два бита влево и значение битов частного устанавливается 10.Таким же образом при наличии переносов из всех вычитателей через коммутатор 14 передается выход 26 вычитателя 10 со сдвигом на два бита влево и значение битов частного устанав- .ливается 11.При сдвинутой передаче информациичерез коммутатор 14 освободившиеся два младших бита заполняются старшими двумя битами слова делимого, которые поступают с выхода 18 регистра 4 делимого./ 4В коммутаторе 13 Г 1 режиме деления КОРОТК 1 Х ЧИСЕЛ ВЫГ 10 ЛНЯЕТСЯ ТОЛЬКО сдвинутая влево на два бита передача младшего слова делимого. Младшие два бита коммутатора 13 при сдвиге заполняются кулями .В конце цикла вычитания на выходах коммутаторов 13 и 14 формируется значение промежуточного делимого, старшее слово которопо представляет ,собой сдвинутое на два бита влево старшее слово делимого или результат вычитания в вычитателях 10-12 с приставленными справа, двумя старшими битами младшего слова делимого, а младшее слово представляет собой сдвинутое влево на два бита младшее слово делимого с заполненными нулями при сдвиге влево младшими битами. Старшее слово промежуточного делимого с выхода коммутатора 14 передается на регистр 5 делимого, а младшее слово с выхода коммутатора 13 передается на регистр 4 делимого. После этого цикл вычитания повторяется.В режиме деления коротких чисел сигнал " 1" на входе 39 настраивает шифратор 15 на выработку в каждом цикле двух битов частного на выходах элементов ИЛИ 47 и 5 1, а на выходе элементаИЛИ 44 обеспечивает наличие постоянного сигнала "1"В зависимости от полученной комбинации значений переносов в результате вычитания в трех вычитателях вкаждом цикле параллельно с формированием значения промежуточного делимого согласно таблице вырабатываетсядва бита частного, которые с выхода31 поступают на входы младших двухбитов накапливающего регистра 16,Выход 30 поступает на вход разрешенияприема и сдвига информации в накапливающий регистр 16. Постоянный сигнал " 1" выхода 30 дает возможностьв каждом цикле работы устройства принять два бита частного в младшие биты накапливающего регистра и сдвигатьвлево на два бита его содержимоеЭто дает возможность по мере генерации битов частного накапливать ихв накапливающем регистре,Сдвиг и накапливание частного внакапливающем регистре 16 происходитпараллельно с передачей промежуточного делимого с выходов коммутаторов13 и 14 на регистры 4 и 5 делимого. 41388 ЯЭто Обеспечивается сигналом, поступающим с входа 38 на входы синхронизации двухтактных триггеров, на которых реализованы регистры 4 и 5 дели-мого и накапливающий регистр 16,Исходное состояние накапливающегорегистра нулевое, что обеспечиваетсясигналом сброса, поступающим с входа41. Затем в первом цикле в младшиебиты накапливающего регистра принимаются два бита частного, а в регистры делимого принимается новое значение промежуточного делимого. В гле дующем цикле эти два бита частногосдвигаются в накапливающем регистреи на их место принимаются новые би-,ты частного, а в регистры делимогопринимается очередное значение про межуточного делимого. Процесс вычитания повторяется до тех пор, покав накапливающем регистре не будетнакоплено полное значение частного,После завершения деления регистр 4 25 делимого заполняется нулями, в регистре 5 делимого находится остатокот деления, а в регистре 16 находится частное.Рассмотрим работу устройства в Зо режиме деления длинных .чисел, когдаделимое и делитель представляют собой двойные слова.Работа устройства в режиме делениядлинных чисел основана на применениидвух вычитателей в качестве одного 35объединенного вычитателя для вычитания чисел двойной длины, Для объедиГГения использованы вычитатели 10 и12. Объединение вычитателей осущест О вляется с помощью формирователя 9переноса. На информационный входформирователя 9 переноса с выходов25 поступают передаточные функциивычитателя 12. На основе этих пере даточных функций в формирователе 9переноса реализуется функция переноса из вычитателя 12, который поступает на вход вычитателя 10 в качестве входного переноса, тем самымобъединяя вычитатели 1 О и 12.В объединенном вычитателе производится вычитание чисел, расположенных в регистрах делимого 11 и 5 и делителя 6 и 7, причем в режиме деления 55длинных чисел старшее слово делимогопомещается в регистр 4, а младшееслово - в регистр 5, В этом режимевыход сумматора 2 делителя блокирован сигналом режима работы на входе91441339 и через мультиплексор 3 старшееслово делителя помещается в регистр6 делителя. Младшее слово делителяпомещается в регистр 7 делителя,Старшее слово делимого с выходаВ19 регистра 4 делимого через мультиплексор 8 поступает на вход уменьшаемого вычитателя 10, на вход вычитаемого которого с выхода регистра 6поступает старшее слово делителя.Младшее слово делимого и делителяс выходов регистров 5 и 7 поступаетна входы вычитателя 12,В объединенном вычитателе из двой бного слова делимого вычитается двойное слово делителя. Результат вычитания с выходов 26 и 28 объединенного вычитателя поступает на коммутаторы 13 и 14 соответственно, на кото 20рые поступают также старшее и младшее слова делимого с выходов регистров 4 и 5 делимого. При наличии переноса на выходе 22 объединенного вычитателя старшая часть результата вы"читания со сдвигом на один бит влево передается на выход коммутатора13, а младшая часть также со сдвигомна один бит влево передается на вы,ход коммутатора 14При отсутствиипереноса на выходы коммутаторов 13и 14 со сдвигом на один бит влевопередаются соответственно старшееи младшее слова делимого, При передаче со сдвигом на один бит влево информации в коммутаторе 13 на местомладшего бита передается старшийбит младшего слова делимого с выхода 20 регистра 5 при отсутствии переноса или старший бит результатавычитания с выхода 29 вычитателя 12при наличии переноса. При сдвигеинформации в коммутаторе 14 на местомладшего бита поступает 0". Сформированное значение промежуточного де 45лимого с выходов коммутаторов 13 и 14передается соответственно на регистры 4 и 5 делимого и цикл вычитанияповторяется .Параллельно с формированием промежуточного делимого в шифраторе 1550формируется один бит частного, значение которого совпадает со значением переноса на выходе 22 объединенного вычитателя (см. Фиг. 2). Сформированный бит частного в первомцикле не принимается в накапливающийрегистр, так как в режиме делениядлинных. чисел прием информации в 88 Онакапливающий регистр и сдвиг егосодержимого происходит через каждыйцикл. Такой режим работы накапливающе го регистра обеспечивается переменным значением сигнала на выходе 30,управляющего приемом информации внакапливающий регистр. В режиме деления длинных чисел значение сигналана выходе 30 соответствует состояниютриггера 43, исходное состояние которого нулевое. Сброс триггера 43 впервом цикле обеспечивает сигналсброса на входе 41. Нулевое со"тояние триггера 43 и соответствующийэтому состоянию "0" на выходе 30 зап"рещает прием информации,в накапливающий регистр . В конце цикла параллельно с приемом нового значенияпромежуточного делимого в ре.гистрыделимого первый бит частного с выхода элемента ИЛИ 5 1 передается втриггер 49, значение которого черезэлементы И 46 и ИЛИ 47 передается наразряд выхода 31. В следующем циклеснимается сигнал сброса и второйсигнал, поступающий по входу 40, устанавливает в " 1" триггер 43, появляется сигнал " 1" на выходе 30 иразрешается прием информации в накапливающий регистр. В конце цикла навыходе элемента ИЛИ 5 1 появляетсявторой бит частного и два бита частного с выхода 31 принимаются. в млад-шие биты накапливающего регистра. Одновременно содержимое накапливающегорегистра сдвигается влево на двабита, а в регистры делимого принимается новое значение промежуточногочастного, Второй сигнал, синхронизирующий работу триггера 43, опережает первый сигнал, синхронизирующийрегистры делимого и делителя, накапливающий регистр и триггер 49, и выбран с таким расчетом, чтобы к моменту, когда на выходе 31 сформированыочередные биты частного, был выработан сигнал приема в накапливающийрегистр. В дальнейшем в каждом циклетриггер 43 перебрасывается, причемв каждом неразрешенном цикле очередной бит частного запоминается в двухкратном триггере 49, а в разрешенномцикле пара битов частного, образованная предыдущим битом частного навыходе элемента ИЛИ 47 и новым битомна выходе элемента ИЛИ 5 1, принимается в младшие биты накапливающегорегистра, одновременно сдвигается11 1 предыдущее значение накапливающе го регистра, После завершения деления в накапливающем регистре находится двойное слово частного, а в регистрах делимого - двойное слово остатка Изобретение позволяет повыситьбыстродействие устройства. Формула изобретения Устройство для деления чисел, содержащее сумматор делителя, первый и второй регистры делимого, первый и второй регистры делителя, первый, второй и третий вычитатели, первый коммутатор, шифратор цифр частного и накопительный регистр, причем информационный вход устройства соединен с первыми информационными входами первого и второго регистров делимого и с информационным входом второго регистра делителя, входы задания направления приема первого и второго регистров делимого объединены и соединены с первым тактовым входом устройства тактовые входы с второго по пятый которого соединены с входами разрешения приема соответственно второго и первого регистров делителя, второго и первого регистров делимого, выход младших разрядов второго регистра делимого соединен:с входами уменьшаемых второго и третьего вычитателей, выходы разности вычитателей с первого по третий соединены соотретственно с информационными входами с первого по третий первого коммутатора, выход которого соединен с вторым информационным входом второго регистра делимого, выходы переноса вычитателей с первого по третий соединены соответственно с первым, вторым и третьим управляющими входами первого коммутатора и с входами соответствующих разрядов шифратора цифр частного, информационный выход которого соединен с входом младших разрядов накапливающего регистра, вход сброса и вход синхронизации которого соединены соответственно с шестым тактовым входом устройства и с первым входом синхронизации устройства, выход которого соединен с выходом накапливающего регистра, первый вход синхронизации устройства соединен с входами синхронизации первого и второго регистров делимого,411388 12первого и второго регистров делителя, о т л и ч а ю щ е е с я тем,что, с целью расширения функциональных возможностей за счет деления чи 5сел переменного формата, оно содержит мультиплексор делителя, мультиплексор делимого, формирователь переноса и второй коммутатор, причеминформационный вход устройства соединен прямо с первым информационнымвходом мультиплексора делителя, свходом первого слагаемого сумматораделителя и со сдвигом на один разрядв сторону старших разрядов - с входом второго слагаемого сумматораделителя, выход которого соединен свторым информационным входом мультиплексора делителя, выход которого ъо соединен с информационным входом первого регистра делителя, выход которого соединен с входом вычитаемогопервого вычитателя, вход уменьшаемогокоторого соединен с выходом мульти плексора делимого, первый информационный вход которого соединен с первым информационным входом второгокоммутатора и с выходом младших разрядов первого регистра делимого, вы- ЗО ход старших разрядов которого соединен с четвертым информационным входом первого коммутатора, пятый информационный вход которого соединен свторым информационным входом мультиплексора делимого и с выходом младших 35разрядов второго регистра делимого,выход старшего разряда которого соединен с вторым информационным входомвторого коммутатора, третий и четвертый информационные входы которогосоединены соответственно с выходомразности первого вычитателя и с выходом старшего разряда третьего вычитателя, выход признаков возникновения и распространения переноса которого соединен с информационным входом формирователя переноса, выходкоторого соединен с входом переносапервого вычитателя, выход переноса БОкоторого соединен с первым управляю"щим входом второго коммутатора, выход которого соединен с вторым информационным входом первого регистраделимого, выход второго регистра делителя соединен прямо с входом вычитаемого третьего вычитателя и сосдвигом на один разряд в сторонустарших разрядов - с входом вычитаемого второго вычитателя, вход задания13 144 режима устройства соединен с управляющими входами мультиплексоров делимого и делителя, с входом разрешения формирователя переноса, с вторым управляющим входом второго коммутатора, с четвертым управляющим входом первого коммутатора и с входом зада- ния режима шифратора цифр частного,14 39 22 23 24 О О О О О О,РГ 4 СДВ 2 О 1 1 О О Выход 26 СДВ 1 Выход 28 СДВ 1 О О О 1 О О 1 1 О 1 1 1 1 О + РГ 4 СДВ 2 РГ 4 СДВ 2 РГ 4 СДВ 2 РГ 4 СДВ 1 1388 14выход готовности которого соединен с входом разрешения накапливающего регистра, первый и второй входы синхронизации и шестой тактовый вход 5устройства соединены соответственно с первым и вторым входами синхронизации и входом сброса шифратора цифр частного. РГ 5 СДВ 2Выход 28 СДВ 2Выход 27 СДВ 2Выход 26 СДВ 2РГ 5 СДВ 1Фцг.4 Составитель А,КлюевТехред М.Дидык Корректор Э.Лончакова Редактор Е. Копча Подписикомитета СССРи открытийкая наб д аказ 6289/54/5 оиэводственно-полиграфическое предприятие, г Тираж 704 ВНИИПИ Государственного по делам изобретений 3035, Москва, Ж, Рауш