Устройство для деления последовательных чисел

ОСУДАРСТВЕННЫЙ КОМИТЕТПО ИЗОБРЕТЕНИЯМ И ОТКРЫТИЯМПРИ ГКНТ СССР(57) Изобретение от Изобретение относится к вычислительной технике и может быть использовано при разработке цифровых вычислительных машин последовательногодействия.Целью изобретения является сокращение аппаратурных з атрат,На чертеже представлена схемапредлагаемого устройства для деления последовательных, чисел.Устройство содержит первый регистр 1, первый тчемент И-ИЛИ 2, первый тактовый вхо," 3 устройства, первый сумматор 4, информационный вход5 устройства, первый установочньйвход 6 устройства, второй регистр 7,второй элемент И-ИЛИ 8, второй установочный вход 9 устройства, втортактовый вход 10 устройства, тререгистр 11, третий тактовый вход 2устройства, четвертый регистр 13,лительной технике и может быть использовано при построении последовательных цифровых вычислительных машин. Целью изобретения является сокращение аппаратурных затрат. Этацель достигается тем, что в устройство, содержащее регистры 1,7,11,13и 26, элементы И-ИЛИ 2,8,15 и 20,сумматоры 4 и 24, блок 14 памяти,элемент ИСКЛЮЧА 1%1 ЕЕ ИЛИ 16, элемент17 и 25 задержки, мультиплексор 18,элемент 21 запрета, элемент ИЛИ 22,триггеры 23 и 30, введен элементИ 29 с соответствующими связями. блок 14 памяти, третий элемент И-ИЛИ 15, элемент ИСКЛЮЧАЮЩЕЕ ИЛИ 1 б, пер вый элемент 17 задержки, мультиплексор 18, четвертый тактовый вход 19 устройства, четвертый элемент И-ИЛИ 20, элемент 21 запрета, элемент ИЛИ 22, первый триггер 23, второй сумматор 24, второй элемент 25 задержки пятый регистр 26, пятый тактовый вход 27 устройства, шестой тактовый вход 28 устройства, элемент И 29, второй триггер 30, седьмой тактовый вход 31 устройства, выходы 32 и 33 соответственно частного и знака час ного устройства.Временная диаграмма работы предлагаемого устройства аналогична временной диаграмме работы известного устройства.Цикл р стваи + 5 так чиЭ146229 разрядов операндов. Из них и тактов предназначены для обработки дробных разрядов операндов, три такта - дпя обработки цетых разрядов операндов5 (очередной остаток после сдвига на 2 разряда в сторону старших разрядов может иметь 3 целых разряда, .один такт для представления знака и один служебный такт, Обозначим распределенные импульсы, формируемые в первом, втором.п-ом тактах, сим, волами Т 1, Т 2Тп. Распределенные импульсы, формируемые в тактах, пред" назначенных для обработки целых раз рядов, обозначим Тц 1 (младший целый разряд), Т 2, ТцЗ, Импульсы, формируемые в знаковом и служебном тактах, обозначим соответственно ТЗ, Тсл. Регистр 1, предназначенный для хране ния делимого (Х) и очередного остатка (О,), содержит и ф 7 разрядов, т.е, он на 2 разряда длиннее цикла, поэтому в каждом цикле в нем будет производиться сдвиг операнда на 2 25 разряда в сторону старших разрядов. Выход регистра 1 соединен с вторым вторым входом второй группы элемента И-ИЛИ 2, на первый вход второй группы элемента И-ИПИ 2 поступает сиг- З 0 нал .С 1 с входа 3 устройства, Ука" занный элемент предназначен для гашения разрядов, выходящих за пределы разрядной сетки при сдвиге. В таках ТЗТп, Тц 1, Тцг, ТДЗ ТЗ сигнал35 С 1=1 и в тактах Тсл, Т 1, Т 2 сигнал С 1=0. Цепь рециркуляции регистра 1 замыкается через сумматор 4. Для записи делимого в регистр 1 необходимо иметь С 1=0. На вхОД 5 поДается Де Олимое Х, на вход б - сигнал управления записи С 2. Делимое Х проходит через элемент И-ИЛИ 2, одноразрядный комбинационный сумматор 4 и записывается в регистр 1. По заверше" 45 нии записи С 2=0 и с помощью сигнала С 1 замыкается цепь рециркуляции. Аналогичным образом осуществляется запись делителя У в регистр 7. Управление записью с рециркуляцией делителя осуществляется с помощью элемента И-ИЛИ 8, управляемого сигнала СЗ и С 4, поступающими на входы 9 и 10. Регистр 7 содержит и + 5 разрядов, т.е. делитель хранится в регистре 7 в динамике без сдвигов. Единичные выходы второго и третьего седьмого триггеров регистра 1 (считая слева) соединены со входами 84шестиразрядного регистра 11, который может быть построен на 11-триггерах. Вход управления записью соединен с входом устройства 12, на который поступает импульс Тсл.,Очевидно, что при поступлении импульса Тсл шесть старших разрядов Х или 0; из регистра 1 перепишутся в регистр 11. Единичные выходы седьмого, восьмого и девятого триггеров регистра 7 соединены с входами регистра 13 также выполненного на й-триггерах и управляемого импульсом Тсл. Поэтому в регистр 13 записываются второй, тре-, тий и четвертый разряды 1 считая от запятой) делителя У, Выходы регистров 11 и 13 соединены с адресными входами блока 14 памяти, реализованного на БУ, Прошивка ПЗУ произведена в соответствии с данными таблицы. В таблице выходы регистра 11 обозначены ХЗ ХЦЗ ХЦ 2 ХЦ 11 Хпр Х 1 у а выходы регистра ) 3 - У , 1 У1 ь-.гВыходы И 1 и И 2 управляют элементом И-ИЛИ 15 по первым входам первой и второй групп. Второй вход элемента И-ИЛИ 15 соединен с единичным выходом первого (считая слева) триггера регистра 7, т, е. на него поступает удвоенное значение делителя 2 У. Второй вход второй группы элемента И-ИЛИ 15 соединен с единичным выходом второго триггера регистра 7, т.е. на него поступает учетверенное значение делителя 4 У. Перенос, формируемый в сумматоре 4, задерживается в элементе 17 задержки на один такт, 1 ультиплексор 18 служит для гашения переноса из старшего разряда и коррекции инверсии числа в его дополненение (при ИЗ 1), он управляется сигналом Т 1, поступающим на вход 19 устройства, Элементы И-ИЛИ 20, элемент 21 запрета, элемент ИЛИ 22, триггер 23, одноразрядный комбинационный сумматор 24, элемент 25 задержки и регистр 26 представляет собой обычный счетчик типа ПДА. Регистр 26, предназначенный для накопления частного содержит и + 7 разрядов, поэтому в каждом цикле его содержимое сдвигается .на 2 разряда в сторону старших, разрядов. Как видно из схемы счетчик типа ЦДА,реверсивный. Элемент И-ИПИ 20 управляется сигналами Т 2 и ТЗ,поступающими, с входов 27 и 2820 40 5устройства, поэтому содержимоесчетчика может меняться на единицу второго или третьего разряда с знаком (+) плюс или (-) минус. Эле 5 мент И 29 и счетный триггер 30 служат для формирования знака частного. Операнды Х, У представлены в прямом коде, В тактах Т 1, Т 2Тп передаются значащие разряды, поступающие в регистр 1 или 7. В такте Тц 1 передаются их знаковые разряды, При подаче числа У на вход 5 в такте Т на вход 31 подается сигнал С 5 и в триггер 30 записывается знак У. При подаче числа Х на вход 5 по сигналу на входе 31 в счетный триггер 30 поступает знак Х и складывается по модулю два с знаком У, т,е. Формируется знак частного.Устройство работает следующим образом.Перед началом деления в регистр в первом цикле записываются значащие разряды прямого кода, нормализован Б ного делителя У. Одновременно в триггер 30 записывается его знак. По завершении записи в служебном такте второй, третий и четвертый старшие разряды У переписываются в регистр 13, В следукщем цикле в регистрзаписываются значащие разряды прямого кода делимого Х. Одновременно его знак поступает в триггер 30. В служебном такте старшие разряди делимого записываются в регистр 11. В35 тр ет ьем цикл е начинается с об ств енно деление, На первый вход сумматора 4 поступает учетверенное делимое 4 х. Блок 14 расшифровывает старшие разряды делимого и делителя, Формирует сигналы И 1, И 2 и ИЗ.Элемент И-ИЛИ 15, управляемый сигналами И 1 и И 2 выбирает требуемое кратное делйтеляф О, 2 У, 4.У, В элементе 16 выбран 45 ному кратному присваивается требуемый знак. Если ИЗ=О, кратное делителю поступает на второй вход сумматора 4 не меняясь. Если ИЗ=1, на второй вход сумматора 4 поступает инверсия кратного, на вход переноса сум 50 матора 4 через мультиплексор 18 посту" пает дополнительная единица, т.е, кратному делителя присваивается знак минус. В сумматоре 4 Формируется первый остаток. Одновременно в счетчике типа ЦДА Формируется старший разряд частного. Если И 1=И 2 О, содержимое счетчика не меняется, Если 2986И 1=1, И 2=0 и ИЗ=1, импульс Т 2 проходит через элемент И-ИЛИ 20 и содержимое регистра 26 увеличивается наединицу второго разряда (+2). Эле- мент 21 запрета заперт и триггер 23 остается в нуле. Если И 1=0, И 2=1 и ИЗ=1 аналогично содержимое регистра 26 увеличивается на единицу третьего разряда (+4). Если И 1=1, И 2=0 и ИЗ=О, то импульс Т 2 проходит через элемент И-ИЛИ 20 и поступает во второй разряд регистра 26Одновременно, пройдя через открытый элемент 21 запрета, он перебросит в "1" триггер 23. Следовательно, единицы поступят во все значащие разряды регистра 26, начиная с второго, Содержимое регистра 26 изменится на единицу второго разряда с знаком минус (-2). Аналогично при И 1=0, И 2=1 и ИЗ=О содержимое счетчика типа ЦДА изменится на величину (-4), Аналогичным образом выполняются все и/2 циклов При выполнении последнего цикла с выходов 32 и 33 считывается результ ат,Формула иэ обретенияУстройство для деления последовательных чисел, содержащее пять регистров., четыре элемента И-ИЛИ, два сумматора, блок памяти, два элемента задержки, мультиплексор, элемент запрета, элемент ИЛИ, элемент ИСКПИЧАИЩЕЕ ИЛИ и два триггера, причем инФормационный вход устройства соединен с первыми входами первых групп первого и второго элементов И-ИЛИ, вторые входы первых групп которых соединены соответственно с первым и вторым установочными входами устройства, первый и второй тактовые входы которого соединены соответственно с первыми входами вторых групп первого и второго элементов И-ИЛИ, выход первого регистра соединен с вторым входом второй группы первого элемента И-ИЛИ, выход которого соединен с входом первого слагаемого первого сумматора, выходы суммы и переноса которого соединены соответственно с входом первого регистра и с входом первого элемента задержки, выход которого соединен с первым информационным входом мультиплексора, выход которого соединен с входом переноса первого сумматора, вход второ1462298 Выходы И 1 И 2 ИЗ итм ы х ХЗ ХЦЭ Хц 2 0 0 1 0 0 1 0 0 0 О 0 0 0 О 01 1 1 1 1 1 0 0 О О 0 0 О 1 0 О О О О 1 1 О 1 1 О О О О 1 1 0 1 О О О 0 1 О 1 О 0 1 О О О О О О О О О 0 О О О О О О 0 О 1 О О 1 0 О О О 1 О О 1 О О 1 1 О О О 1 1 О 1 го слагаемого которого соединен свыходом элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, первый вход которого соединен с выходом третьего элемента И-ИЛИ, первыевходы первой и второй групп которогосоединены соответственно с первым ивторым выходами блока памяти, выход:входом второй группы второго элемента И-ИЛИ, выход которого соединен с,входом второго регистра, выходы первого и второго разрядов которого со""единены с вторыми входами соответ,ственно первой и второй групп третьего элемента И-ИЛИ, выход третьего:регистра соединен с первым адреснымвходом блока памяти, первый и второй:;входами соответственно первой и вто;рой групп четвертого элемента И-ИЛИ,;входом элемента запрета, выход кото;рого соединен с входом установки вединицу первого триггера, выход ко"торого соединен с вторым входом элемента ИЛИ, выходы пятого регистра иэлемента ИЛИ соединены соответственно с входами первого и второго слагаемых второго сумматора, выходысуммы и переноса которого соединенысоответственно с входом пятого регистра и с входом второго элементазадержки, выход которого соединен свходом переноса второго сумматора,Адресные входыТ.,"1 выход суммы которого является выходомчастного устройства, третий тактовыйвход которого соединен с входами разрешения записи третьего и четвертого регистров и с входом установки в нульпервого триггера, четвертый, пятыйи шестой тактовые входы устройствасоединены соответственно с управляющим входом мультиплексора, с вторыми входами первой и второй группчетвертого элемента И-ИЛ 1, выходыразрядов с второго по седьмой первого регистра соединены соответственнос входами разрядов третьего регистра,выходы седьмого, восьмого и девятого разрядов второго регистра соединены соответственно с входами разрядов четвертого регистра, о т л ич а ю щ е е с я тем, что, с цельюсокращения аппаратурных затрат, оносодержит элемент И, причем третийвыход блока памяти соединен с вторымвходом элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, с 25 вторым инФормационным входом мультиплексора и с управляющим входом элемента запрета, выход четвертого регистра соединен с вторым адресным вхо.дом блока памяти, инФормационный иседьмой тактовыйвходы у стройствасоединены соответственно с первым ивторым входами элемента И, выходкоторого соединен со счетным входомвторого триггера, выход которогоявляется выходом знака частного устройства.1462298 Продолжение таблицы Адресные входы Выходы ХЗ ХНЗ ХЦ 2Хд Й Х- -ф иъ -з И И 2 ИЗ 1 1 1 1 О О 1 О 1 О 1 1 О 1 О 1 1 1 О 1 1 О 1 О 1 1 О О О 1 О 1 О 1 1 1 О 1 1 1 1 1 О 1 О О 1 О 1 О 1 . О 1 1 О О О О 1 1 О О О О О О 1 1 1 1 О О О О О 1 О О О О 1 1 О О 1 О О О 1 О О О 1 1 1 О 1 О 1 1 О О 1 1 О 1. 1 О О 1 О 1 О 1 1 О 1 О 1 1 О 1 1 О 1 О О 1 1 1 О 1 1 1 1 1 1 1 О 1 О О О 1 1 1 О 1 О О О 1 1 1 О О О1462298 Составитель А. Клюевер еда Техред А, Кравчук Корректор А. Обручар Редак по иэобретени Ж, Раушская ЗаВН КИПИ роиэводственио-издательский комбинат "Патент", г. Ужгород ул. Гагарина,101 ЮШ аЮЮ жет гю13/47 . Тираж б 67Государственного комитета113035, Иосква одписное и открытиям при ГКНТ СССР аб д. 4/5