Устройство для вычисления обратной величины
Похожие патенты | МПК / Метки | Текст | Заявка | Код ссылки
Номер патента: 1465882
Авторы: Белик, Коновалова
Текст
СОЮЗ СОВЕТСНИХСОЦИА ЛИСТ ИЧЕСКРЕСПУБЛИН 04 С 06 Р 7 ИСАНИЕ ИЗОБРЕТЕ ете"твия.енГОСУДАРСТВЕННЫЙ НОМИТЕТПО ИЗОБРЕТЕНИЯМ И ОТНРЫТИЯМПРИ ГКНТ СССР ВТОРСКОМ,К СВИДЕТЕЛЬСТВ(56) Оранский А.М. Аппаратные методы в ЦВТ. Минск: Изд. БГУ, 1977, с. 180, рис. 6.10.Авторское свидетельство СССР В 1035603, кл. С 06 Р 7/52, 1981.Авторское свидетельство СССР У 1405050, кл. С 06 Р 7/52, 28.04.86, (54) УСТРОЙСТВО ДЛЯ ВЫЧИСЛЕНИЯ ОБРАТНОЙ ВЕЛИЧИНЫ(57) Изобретение относится к области вычислительной техники и может быть использовано при построении быстродействующих процессоров цифровой обработки сигналов и арифметических устройств цифровых и комбинированных вычислительных машин. Целью иэобр ния является повышение быстродейс Устройство содержит регистр аргум та 1, матрицу умножения 2, блок 3 преобразьвания прямого кода в обратный, комбинационный сумматор 4, элементы ИЛИ 5, НЕ 6, И 7, 8, коммутато- ры 9, 1 О, блок 11 преобразования прямого кода в дополнительный, накапливающий сумматор 12, входы 13, шины 14, 15 логических "0" и "1", выходы 16, причем выходы младших разрядов (дробной части числа) матрицы умножения 2 соединены с группой информационных входов коммутатора 9, выходы матрицы умножения 2 соединены с группой информационных входов коммутато-. ра 10, выходы которого соединены со входами блока 11 преобразования прямого кода в дополнительный, выходы которого соединены с первой группойвходов накапливающего сумматора 12, выход элемента И 8 соединен с управ" ляющим входом коммутатора 9, выходы которого соединены со входами младших разрядов второй группы входов накапливающего сумматора 12, выходы которого соединены со второй группой входов сумматора 4, выходы которого являются выходами б устройства и соединены со второй группой входов матрицы умножения,2, 2 ил.Изобретение относится к вычислительной технике и может быть использовано при построении быстродействующих процессоров цифровой обработкисигналов и арифметических устройствцифровых и комбинированных вычислительных машин.Цель изобретения - повышениебыстродействия.На фиг. 3. показана структурнаясхема устройства для вычисления обратной величины, на фиг. 2 - графическая иллюстрация процесса получения обратной величины,Устройство для вычисления обратной величины содержит регистр аргумента 1, матрицу умножения 2, блок 3преобразования прямого кода в обратный, комбинационный сумматор 4, элемент ИЛИ 5, элемент НЕ 6, первый ивторой элементы И 7 и 8, первый ивторой коммутаторы 9 и 10, блок 11преобразования прямого кода в дополнительный и накатливающий сумматор12, причем входы регистра аргумента1 являются входами 13 устройства,выходы регистра 1 подключены к первойгруппе входов матрицы умножения 2 исо сдвигом на один разряд в сторонустарших разрядов ко входам блока,вход младшего разряда которого подсоединен к шине 14 логического нуляустройства, выходы блока 3 подсоецинены к первой группе входов сумматора 354, вход переноса которого подключенк шине 15 логической единицы устройства, выходы младших разрядов матрицы умножения 2 подключены ко входамэлемента ИЛИ 5, выход старшего раэряда матрицы умножения 2 подсоединенко входу элемента НЕ 6 и ко входуэлемента И 7, выход элемента НЕ 6подключен ко входу второго элементаИ 8 и ко входу элемента ИЛИ 5, выходкоторого подсоединен ко .входу первогбэлемента И 7 и ко входу второго элемента И 8, выходы младших разрядовматрицы умножения 2 подключены кгруппе информационных входов первого50коммутатора 9, выход второго элемента И 8 подключен к управляющему входу коммутатора 9, выходы матрицы умножения 2 подсоединены к группе информационных входов коммутатора О, .55выход первого элемента И 7 подсоединен к управляющему входу коммутатора10, выходы которого подключены ко входам блока 11, выходы которого подключены к первой группе входов накапливающего сумматора 12, выходы 9подсоединены ко входам второй группывходов младших раэрядов накапливающего сумматора 12, выходы которогоподсоединены ко второй группе входовсумматора 4, выходы которого являютсявыходами 16 устройства и подключеныко второй группе входов матрицы умножения 2,В качестве матричного умножителямогут быть использованы, например,микросхемы КР 802 ВРЗ или КР 802ВРЗУстройство работает следующим об -разом.На регистр аргумента 1 поступаетвходная величина х-двоичное число внормализованном виде, Сигналы с выхода регистра 1 аргумента поступают напервую группу входов матрицы умножения 2 и со сдвигом на один раэрядв сторону старших разрядов на входыблока 3, на вход младшего разрядакоторого поступает сигнал логического нуля, с выходов блока 3 сигналыпоступают на первую группу входов,сумматора 4, на вход переноса которого поцается сигнал логической единицЫ еТаким образом, производится аппроксимация обратной величины функцией У =3-2 ХЪ - значение которойХполучаем на выходе сумматора 4, Сигналы с выхода сумматора 4 подаютсяна вторую группу входов матрицы ум -ножения 2, на входе которой получаемпроизведение Е;=Х.У;, которое и оценивается на каждой итерации, т.е.начинается итерационное уточнение.Первоначально получим Е, =Х У1.1 ЬЛЕсли У Ф - , то Х (У -- ) =1.Х ХД 2. 1 Учитывая что ДЕс -так как =ХсХХ 2 тспп 1 Х (Х, -22,)-щ, где - число итераций, Следовательно, итерационный процесс, осуществленный по укаэанному принципу, является сходящимся,Так, если Е,1, то единичные сигналы с выхода старшего разряда матрицы умножения 2 и с выхода элемента ИЛИ 5 поступают на входы первого элемента И 7.3 14658Единичный сигнал с выхода элемента И 7 стробирует с помощью коммутатора 10 прохождение сигналов выходного кода Ь 2 ( Л 1)с младших раз рядов 5 матрицы умножения 2 на входы блока 11, сигналы дополнительного кода с выхода которого поступают на первую группу входов накапливающего сумматора 2, сигналы с выхода которого 1 О. поступают на вторую группу входов сумматора 4, на выходе которого получается новое значение т; =т; -И 1 .Возникает переходный процесс, который прекратится при Ь 2;(2на 15 выходе младших разрядов матричного умножителя 2, что соответствует коду на выходе сумматора 4: У= - + 2-(ь+)Х где и - разрядность двоичного пред ставления числа Х,При последующем изменении входного аргумента Х в сторону увеличения (Х+ЬХ) или уменьшения (УХ) на выходе матрицы умножения 2 будет ме- .25 няться код (2;1 или 2; ) 1). Вследствие изменения кода 2 и реализации логических операций сигналы выходного. кода 12;=(2;-1) с выходов младших разрядов матрицы умножения 2 будут 30 поступать либо в виде прямого кода на вторую группу входов накапливающего .сумматора 12 при 2;(,либо в виде дополнительного кода на первую группу входов накапливающего сумматора 12 при 2;1. Таким образом, возникает переходный процесс, согласно с которым, ускоряя сходимость, изменяется и начальное приближение т, = =3-2 Х. ч а ю щ е е с я тем, что, с цельюповышения быстродействия, в него дополнительно введены два коммутатора,блок преобразования прямого кода вдополнительный и накапливающий сумматоры, причем выходы младших разрядовфматрицы умножения соединены с группой.информационных входов первого коммутатора, выходы матрицы умножения соединень 1 с группой информационных входов второго коммутатора, выходы которого соединены с входами разрядовблока преобразования прямого кода вдополнительный, выходы разрядов которого соединены с первой группой входов разрядов накапливающего сумматора, выход первого элемента И соединенс управляющим входом второго коммутатора, выход второго элемента И соединен с управляющим входом первогокоммутатора выходы которого соединены с второй группой входов младшихразрядов накапливающего сумматора,выходы разрядов которого соединеныс второй группой входов разрядов ком -бинационного сумматора, выходы разрядов которого являются выходами устройства и соединены с второй группойвходов матрицы умножения,ао Переходный процесс прекращается-1 ь 1приа 2 2 на выходе матрицы умножения 2 и в результате этого на выходах 16 устройства установится-(м ф 1код У= - + 2ХНа фиг. 2 приведена графическая иллюстрация процессов вычисления обратной величины. Формула изобретения Устройство для вычисления обратной величины, содержащее регистр аргумента, матрицу умножения, блок преобразования прямого кода в обратный, комбинационный сумматор, элемент НЕ, элемент ИЛИ, первый и вто 82 4рой элементы И, причем входы разрядов регистра аргумента являются входами устройства, а выходы разрядоврегистра аргумента соединены соответственно с первой группой входовматрицы умножения и со сдвигом наодин разряд в сторону старших разрядов соединены с входами разрядов блока преобразования прямого кода в обратный, вход младшего разряда которого подсоединен к шине логическогонуля устройства, выходы разрядовблока преобразования прямого кода вобратный соединены с первой группойвходов разрядов комбинационного сумматора, вход переноса которого подсоединен к шине логической единицыустройства, выход старшего разрядаматрицы умножения соединен с входомэлемента НЕ и первым входом первогоэлемента И, выход элемента НЕ соединен с первым входом элемента ИЛИ и спервым входом второго элемента И,выходы младших разрядов матрицы умножения соединены с остальными входами элемента ИЛИ, выход которогосоединен с вторыми входами первогои второго элементов И, о т л и. Олийнык Корректор Н. Король в Сеглян Редакт ехред л. Гагарина, 101 еит", г. Уаго омбинат изводственно-издателъс Заказ 947/49 Тираж 667 ПодписноеНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ 113035, Москва, 3-35, Рауаскм наб., д. 4/5
СмотретьЗаявка
4108252, 18.08.1986
ИНСТИТУТ КИБЕРНЕТИКИ ИМ. В. М. ГЛУШКОВА
БЕЛИК ВИКТОР КИРИЛЛОВИЧ, КОНОВАЛОВА НАТАЛЬЯ ИВАНОВНА
МПК / Метки
МПК: G06F 7/52
Метки: величины, вычисления, обратной
Опубликовано: 15.03.1989
Код ссылки
<a href="https://patents.su/4-1465882-ustrojjstvo-dlya-vychisleniya-obratnojj-velichiny.html" target="_blank" rel="follow" title="База патентов СССР">Устройство для вычисления обратной величины</a>
Предыдущий патент: Комбинационный сумматор
Следующий патент: Устройство для деления чисел
Случайный патент: Феррорезонансный стабилизатор-трансформатор для полупроводниковых преобразователей