Устройство для деления чисел

(21) (22) (46) (71) 869848 8.03.8 7. 1 О8 Иинский ока деле округления делите усеченных чисел и вчен к шине ло 7ческий инстиБил. радиоте.А А.Г.Ба 681,32 Патент опубл тент 351,85, ЧИСЕЛ истрыистр ых чиатор принудительтеля, первый и еля со ринуди лока д еренсс ГОСУДАРСТ 8 ЕННЫЙ КОМИТЕТ СССРПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ(54) (57) УСТРОЙСТВО ДЛЯ ДРЛЕ 11 ИЯсодержащее первый и второй регостатка, регистр делителя, регчастного, блок деления усеченнсел, содержащий суммного округления деливторой вычитатели, первый и второй узлы деления и коммутатор, блок умножения, первый, второй и третий вычитатели, первый коммутатор, узел коррекции частного и блок управления,причем вход данных устройства соединен с информационными входами регистра делителя и с информационными входами первой группы первого коммутатора, информационные входы второйгруппы которого соединены с выходамиразности первого вычитателя, выходыпервого коммутатора соединены с информационными входами первого регистра остатка, информационные входы второго регистра остатка соединены свыходами займа первого вычитателя,выходы старших разрядов регистра делит единены с входами сумматорап тельного округления делителяб еления усеченных чисел, входп а сумматора принудительного гическои единицы, а выходы соединеныс входами делителя первого и второгоузлов деления блока деления усеченныхчисел, входы делимого которых соединены с выходами первого и второго вычитателей блока деления усеченныхчисел соответственно, входы уменьщаемого первого и второго вычитателейблока деления усеченных чисел соединены с выходами старших разрядов первого регистра остатка, а входы вычитвемого первого и второго вычитателейблока деления усеченных чисел соединены с выходами старних разрядов второ- Сго регистра остатка, входы займа пер"ного н аторого нычнтателел блока деления усеченных чисел подклвчены к шинам логнческой единицы н нуда соотнет- )Сщственно, выходы первого и второго уз; -лов деления блока деления усеченныхчисел соединены с информационнымивходами первой и второй групп коммутатора блока деления усеченных чисел фффсоответственно, выход заема в старшие ффразряды второго вычитателя соединенс управлявщим входом коммутатора бло- фббфка деления усеченных чисел, выходыразрядов которого, эа исключениемвыхода старшего разряда, соединеныс информационными входами первой группы узла коррекции частного и с входами первой группы блока умножения,информационные входы второй группыузла коррекции частного соединены свыходами младших разрядов регистрачастного, выходы узла коррекции частного соединены с информационнымивходами младших разрядов регистрачастного, выходы разрядов которого1429109 соединены с выходами частного устройства, выходы разрядов первого регистраа остатка соединены с входами уменьшаемого второго вцчитателя, входы вычитаемого которого соединены с выходами разрядов второго регистра остатка, выходы разности второго вычитателя соединены с входами уменьшяемого третьего вцчитателя и соединены с выходами остатка устройства, выходы разрядов регистра делителя соединены с входами вычитаемого третьего вычитателя и входами второй группы блока умножения, выходы первойи второй групп которого соединены с входами ,вычитаемого первой и второй групп первого вычитателя соответственно, вход синхронизации устройства соединен с синхровходами регистра частного, первого и второго регистров остатка и с первым входом блока управления, ,второй вход которого соединен с первым управляищим входом узла коррек" ции частного и с выходом заема старшего разряда третьего вычитятеля, третий вход блока управления соединен с выходом старшего разряда коммутатора блока деления усеченных чисел, первый выход блока управления соедиИзобретение относится к вычислиТельной технике и может бить применеНо в ярийметических устройствах для выполнения операции деления чисел.Цель изобретения - сокращение ко личества оборудования.На чертеже представлена схема устройства для деления чисел.Устройство содержит первый регистр 1 остатка, второй регистр 2 остатка, регистры 3 и 4 делителя и частного, блок 5 деления усеченных чисел, сумматор 6 принудительного округления делителя блока 5, первый и второй вычитатели 7 и 8 блока 5, первый и второй уэлц 9 и 1 О деления блока 5, коммутатор 11 блока 5, блок 12 умножения, первый, второй и третий вычитатели 13- 15, первый и второй коммутаторы,16 и 17, узел 18 коррекции частного, блок 19 управления, входы 20 и 21 данных и синхронизации, выходы 22 и 23 остатка нен с синхровходом регистра делителя и с входом установки в нуль первого регистра остатка, второй, третийи четвертый выходы блока управлениясоединены с первым, вторым и третьимуправлявщими входами первого коммутатора соответственно, пятый выход блока управления является выходом сигнализации окончания деления, шестойвыход блока управления соединен свходом установки в нуль второго регистра остатка, седьмой выход блокауправления соединен с вторым управляющим входом узла коррекции частного,о т л и ч а и щ е е с я тем, что,с цельв сокращения количества оборудования, устройство содержит второйкоммутатор, информационные входи первой группы которого соединены с выходами остатка устройства, ипАормацноннце входи второй группы соединеныс выходами разности третьего вцчитятеля, выходы второго коммутатора соединены с входами уменьшяемого первого вычитятеля и с информационнымивходами третьей группы первого коммутатора, упрявляищий вход второго коммутатора соединен с выходом заемастаршего разряда третьего вцчитателя. и частного, шины 24 и 25, логическойединицы и логического нуля, выходы 26разрядов регистра 1, выходи 27 старших разрядов регистра 1, выходы 28разрядов регистра 2, выходы 29 старших разрядов регистра 2, выходы 30разрядов регистра 3, выходы 31 старших разрядов регистра 3, выходы 32коммутатора 11, выходы 33 коммутатора 11 эа искличением старшего разряда, выход 34 старшего разряда коммутатора 11, выходи 35 разности вычитателя 14, выход 36 заема н старшие разряды вычитателя 14, выход 37 заемастаршего разряда вцчитятеля 15, выходы 38 разности вцчитателя 15, выходы39 разрядов коммутатора 17, выходы40 и 41 первой и второй групп блока12, выходы 42 и 43 разности и заемавцчитателя 13, выходы 44 младших разрядов регистра 4, выходы 45 узла 1 Я,выходы 46-51 блока 19, 4 29Выходы разрядов 26 первого регистра 1 остатка соединены с входами уменьнаемого второго вычитателя 14, входы вычитаемого которого соединены5 с выходами разрядов 28 второго регистра 2 остатка, выходы 35 разности второго вычитателя 14 соединены свходами уменьнаемого третьего вычитателя 15, с инФормационными входами 10 первой группы второго коммутатора 17 и являются выходами 22 остатка устройства, выходы 30 разрядов регистра делителя 3 соединены с входами вычитаемого третьего вычитателя 15 и с входами второй группы блока 12 умножения, выходы 40 и 41 первой и второй групп блока 12 умноения соединены с входами вычитаемого первой и второй групп первого вычитателя 13 соответственно, выходы 35 разности третьего вычитателя 15 соединены с входами второй группы второго коммутатора 17, выходы 39 второго коммутатора 17 соединены с входами уменьшаемого перво го вычитателя 13 и с инФормационными входами третьей группы первого коммутатора 16, вход 20 данных устройства соединен с инФормационными входами регистра делителя 3 и с инФормационными входами первой группы первого коммутатора 16, инФормационные входы второй группы которого соединены с выходами 42 разности первого вычитателя 13, выходы первого коммута 35 тора 16 соединены с информационными входами первого регистра 1 остатка, инФормационные входы второго регистра 2 остатка соединены с выходами 43 займа первого вычитателя 13, выходы 4 О 31 старших разрядов регистра 3 делителя соединены с входами сумматора 6 принудительного округления делителя блока 5 деления усеченных чисел, вход переноса сумматора принудитель 45 ного округления делителя 6 блока 5 подключен к нине 24 логической единицы, а.выходы соединены с входами делителя первого и второго узлов 9 и 10 деления блока 5, входы делимого50 которых соединены с выходами первого и второго вычитателей 7 и 8 блока 5 соответственно, входы уменьшаемого первого и второго вычитателей 7 и 8 блока 5 соединены с выходами 27 старших разрядов первого регистра 1 остатка, их входы вычитаемого соединены с выходами 29 старших разрядов второго регистра 2 остатка, входы) с)займа первого и второго вычитателей 7 и Я блока 5 подключены к гинам 24 и 25 логической единицы и нуля соответственно, выходы первого и второго узлов 9 и 10 деления блока 5 соединены с инФормационными входами первой и второй групп коммутатора 11 блока 5 соответственно, выход займа в старшие разряды 36 второго вычитателя 14 соединен с управляющим входом коммутатора 11 блока 5, выходы 33 которого,за исключением старшего разряда, соединены с инФормационными входами первой группы блока 12 умножения и с инФормационными входами первой группы узла 18 коррекции частного, Лорационнке входы второй группы которого соединены с выходами 44 младих разрядов регистра 4 частного, выходи 45 узла коррекции частного соединены с инФормационными входами младших разрядов регистра 4 частного, выходы разрядов которого являются выходом 23 частного устройства, вход 21 синхронизации устройства соединен с синхровходом регистра 4 частного, первого и второго регистров 1 и 2 остатка и с первым входом блока 19 управления, второй вход которого соединен с первым управляющим входом узла 18 коррекции частного, управляющи входом второго коммутатора 17 и с гыходом 37 займа старшего разряда третьего вычитателя 15, третий вход блока 10 управления соединен с выходом стар- него разряда 34 коммутатора 11 блока 5, первый выход 46 блока 19 управления соедией с синхровходом регистра делителя 3 и с входом установки в нуль первого регистра 1 остатка, второй, третий и четвертый выходы 48- 50 блока 19 управления соединены с первым, вторым и третьим управляющими входами первого коммутатора 16 соответственно, пятый выход блока 19 управления является выходом сигнали" зации окончания деления устройства, шестой выход 47 блока 19 управления соединен с входом установки в нуль второго регистра 2 остатка, седьмой выход 51 блока 19 управления соеДинен с вторым управляющим входом узла 18 коррекции частного.Первый регистр 1 остатка п+1)- разрядный, из которых один разряд расположен слева от занятой и п разрядов справа от занятой. В исходном состоя" нии в этом регистре хранится и-раз 42909рядный двоичный код делимого йез знака, а в процессе деления в него записываются значения разности очередалых остатков, Формируемых в устройстве в двухрядном коде (в виде двух чисел: первое число является разностью остатка, а второе - его займом), Второй регистр 2 остатка содержит и разядов, на которых один расположен слеа от занятой, а (п)-" справа. Всходном состоянии этот регистр обнуен, Регистры 3 и 4 делителя и частноо п"разрядные, причем в регистре 3елителя все разряды расположены спраа от занятой, а в регистре 4 частноо один разряд находится слева отанятой, а (и) разрядов - справат занятой, В регистре 3 делителя всходном состоянии хранится и-разрядый двоичный код делителя беэ знака,егистр 4 частного в исходномостоянии не обнуляется. Разрядностьказанных регистров и расположенные в них информации могут быть и несколько иными, Регистры 1 " 4 построеНы на основе двухтактных синхронных В-триггеров с асинхронными установочными входами. Регистр 4 частного имеет цепи однотактного сдвига влево на (К-.1) разрядов.Блок 5 деления усеченных (малоразрядных) чисел предназначен для Формирования по значению определенного числа старних разрядов делителя и остатка К цифр частного с точностью до единицы их младнего разряда, Все узлы блока 5 комбинационного типа. В сумматоре 6 осуществляется принудительное округление делителя путем прибавления к значению его старних разрядов, поступающих на входы сумматора 6 с выходов 31 регистра 3 делителя единицы в их младший разряд (сргнал логической единицы постоянно подается на вход переноса сумматора 615 с шины 24 устройства), На выходе сумматора 6 образуется значение старших разрядов делителя, увеличенное на единицу. Этим самым устраняется возможность получения на выходах 32 0 блока 5 из-за отбрасывания младних разрядов делителя значения К цифр частного с избытком. Но так как в блоке 5 при Формировании К цифр частного используются старшие разряды не приведенного остатка (представленного в двухрядном коде), то становится возможным образование на выходах 32 блока 5 значения К цифр частного с избытком, Для исключения этого в блоке 5 деления усеченных чисел предусмотрены два канала Формирования цифр; частного, Первый канал образован сумматором 6, первым вычитателем 7 и первым узлом 9 деления. На выходах первого узла 9 деления Формируются К цифр частного в предположении, что после проведения остатка к однорядному коду в его старние разряды поступает единичный сигнал займа из младних разрядов (на вход займа первого вычитателя 7 подан с нины 24 устройства сигнал логической единицы). ,Второй канал включает тот же сумматор принудительного округления делителя 6, а также второй вычитатель 8 и второй узел 10 деления, На выходах второго узла 10 деления Формируется К цифр частного в,предположении, что после приведения остатка к однорядному коду в его старшие разряды поступает нулевой сигнал займа из младпих разрядов (на вход займа второго вычитателя 8 подан с нины 25 устройства сигнал логического нуля), Выборка необходимого значения К цифр частного и подача его на выходы 32 блока 5 осуществляется с помощью коммутатора 11, который управляется сигналом на выходе 36 займа в старние разряды второго вычитателя 14. Если сигнална выходе 36 второго вычитателя 14 соответствует логической единице, то коммутатор 11 передает на выходы 32 блока 5 значение К цифр частного, сформированных в первом узле 9 деления, в противном случае на выходы 32 блока 5 передается значение К цифрчастного, образованных с помощью вто - рого узла 10 деления. Первый и второй вычитатели 7 и 8 преобразуют двухрядный код старних разрядов остатка в однорядный с учетом возможного значения сигнала закма из младших разрядовв старние. Первый и второй узлы 9 и10 деления могут быть реализованы самыми различными методами и средствами. Например, их можно синтезироватьпо соответствующим таолицам истинности в виде быстродействующих логических преобразователей или же реализовать с применением ПЗУ. При больних значениях К целесообразна реализация их в виде однотактных делительных матриц, использующих алгоритмы деле 142909ния с восстановленным или беэ восстановления остатков .Определим какое число старших разрядов делителя и остатка необходимообрабатывать и блоке 5 деления усеченных чисел, чтобы получить К цифрчастного с точностью до единицы ихмладшего разрядаЭто число в первуюочередь зависит от диапазона значений 10делимого и делителя. Пусть делимое хи делитель у есть нормализованные положительные двоичные дроби, т.е.1 1- с х(1 и - с. у с 1Это справедли 15во только на первом шаге деления, Вдальнейшем же, когда в роли делимоговыступают промежуточные остатки, возможно нарушение нормализации делимого как влево, так и вправо, В общемслучае делимое х в предлагаемом устройстве может изменяться в пределахОйх с 2 у,Покажем, что при принятых допущениях, для получения на выходах 32блока 5 деления усеченных чисел двоичных цифр частного с точностью доединицы их младшего разряда, достаточно обрабатывать (К+2) старших разрядов делимого х (один разряд слева отзанятой и (К+1)-й разряд справа отзанятой) и (К+2) старших разрядовделителя у (все разряды находятсясправа от занятой).Действительно, пусть К, - значениестарших (К+2) разрядов делимого х,у,значение старших (К+2) разрядовделителя у, х = х - х у = у - у.Покажем,что максимальная абсолютная погрешность Я (разность между значениемчастного, полученным при делении иразрядных чисел и значением частного,получаемым при делении усеченных(К+2)-разрядных чисел) при этом будетзаключаться в пределах45х Х ( к 0(Е - (к,) ( 2у у 4 2Выполнение левого условия очевидно, поэтому ограничимся линь доказательством неравенствах х-(к-)- с 2к 2которое можно переписать в виде 55Нетрудно видеть,солютная погрешно что максимальная абсть ь", будет н томО,те.у=у,;2- омО кГ етом этого получим: случаекогда у,2 х = х .=- 2)2 9 мскс- С уч(к 2)у, (у, + 2 ) Последнее неравенство будет выполняться, если справедливо следующее-(к+2или 1( 2(у, + 2 )Последнее соотношение выполняется при всех значениях делителя у, эак 1люченных в пределах в , с.у с 1, следовательно, значение К-раэрядного частного, получаемого на выходах 32 блока 5 при делении в нем (К+2) -раз рядных чисел, может быть либо равно значению старших К разрядов частного, получаемого при делении п-разрядных чисел, либо меньше его на единицу младшего-(к-)разряда с весом 2В блоке умножения осуществляется перемножение (К) младших разрядов частного, сФормированного на выходах 35 блока 5 деления усеченных чисел и поступающего на входы первой груп" пы блока 12 умножения, и и-разрядного делителя, хранимого в регистре 3 и поступающего на входы второй группы блока 12 умножения с выходов разрядов 30 регистра делителя 3. На выходах 40 и 41 первой и второй групп блока 12 образуется произведение в двухрядном коде (в виде двух чисел). Блок 12 умножения комби 21 ационного типа.Первый нычитатель 13 комбинационного типа и выполнен по принципу запоминания заема, Как и н известном устройстве он содержит (и+1) одноразрядных вычитателей. В первом вычитателе 13 осуществляется вычитание из разности, сформированной на ныходах 39 второго коммутатора 17, произведения делителя на (К) цифру частного, образованного в двухрядном коде на .выходах 40 и 41 первой и второй групп4291блока 12 умножения, Результат этоговычитания являищийся очередным остатком, получается на выходах 42 и 43разности и заема вычитателя 13 в двухрядном коде,Второй и третий вычитатели 14 и15 комбинационного типа с ускореннымраспространением заема. С помощьи вто:рого вычитателя 14 двухрядный код остатка, хранящийся в первом и второмрегистрах 1 и 2 остатка в виде разности и заема, преобразуется в однорядный код. На выход 36 второго вычитателя 14 поступает сигнал заема, образованный в разряде вычитателя свесом 2 , Этот сигнал заема посту, -1 к+м 1;2"1 . В третьем вычитателе 15 изоднорядного кода остатка вычитаетсяделитель хранящий в регистре 3.9С помощьи второго коммутатора 17осуществляется передача на входыуменьиаемого первого вычитателя 13и на информационные входы третьейгруппы первого коммутатора 16 либозначения разности с выходом 36 второго вычитателя 14, когда на выходе заема стариего разряда 37 третьего вычитателя 15 присутствует сигнал логической единицы, либо значения разнос"ти с выходов 38 третьего вычитателя15, когда на выходе заема стариегоразряда 37 третьего нычитателя 15 присутствует сигнал логического нуля,На информационных входах 39 вто 35рого коммутатора 17 Формируется либоразность остатка в однорядном коде,получаемого на выходах 35 второгонычитателя 14 и делителя, хранимогов регистре 3,. если остаток на выходе35 второго вычитателя больие делителя, либо остаток, получаемый на выходах 35 второго вычитателя 14, еслиэтот остаток меньие делителя, т.е,на выходах 39 второго коммутатора 7Формируется остаток такой, какой онполучается в процессе деления приопределении одной цифры частного.С помощьи первого коммутатора 18осуществляется передача на информаци50онные входы первого регистра 1 остатка, либо значения делимого с входа20 данных устройства, когда на второмвыходе 48 блока 19 управления присутствует сигнал логической единицы, либо значение с разности с выходов 42первого вычитателя 13, когда на третьем выходе 49 блока 19 управления 09 10Формируется сигнал логической единицы, или же значения выходов 39 разрядов второго коммутатора 17, когда на четвертом выходе 50 блока 19 управления присутствует сигнал логической единицы,Узел 18 коррекции частного предназначен как для коррекции, н случае необходимости, (К) мпадиих разрядов частного, образованного в предыдущем такте работы устройства, так и для коррекции частного, сформированного в текущем такте. Коррекция (К)младиих разрядов частного, сформированного в предыдущем такте, осуществляется, если сигнал заема на выходе 37 стариего разряда третьего вычитателя 15 соответствует уровни логического нуля, а коррекция цифр частного, образованного в текущем такте, осущестнляется, если сигнал на седьмом выходе 51 блока 19 управления соответствует уровюо логического нуля, причем коррекция цифр частного,сформнронанного в текущем, также приводится в результате коррекции из вида ОХХХХ к виду 1000К К Блок 19 управления координируетработу узлов и блоков устройства привыполнении на нем операции деления чисел.Устройство для деления чисел рабо тает следувщим образом.По первому синхроимпульсу на входе 21 синхронизации устройства на первом и иестом выходах 46 и 47 блока 19 управления Формирувтся сигйалы,по кото" рым осуществляется запись п-разрядного делителя в регистр 3 делителя с входа 20 данных устройства, и обнуляется первый и второй регистры 1 и 2 остатка. По истечении действия первого импульса на входе 21 синхронизации устройства появляется потенциал логической единицы на втором выходе 48 блока 19 управления. Так как в первом и нтором регистрах 1 и 2 остатка хранятся нулевые коды, то на выходах 32 блока 5 деления усеченных чисел Формируется нулевой код К-разрядного частного, на выходе 37 займа стариего разряда третьего вычитателя 10 обзуется сигнал логической единицы, на входах 39 разрядов второго коммутатора 16 Формируется нулевой код, на выходах 42 и 43 разности и займапервого вычитятеля 13 формируются нупеные коды, С приходом второго импульса ня вход 21 синхронизации устройства осуществляется зались с вхо 5 да 20 данными устройства п-разрядного кода делимого в первый регистр 1 остатка нулевого кода займа первого вычитателя 13 - во второй регистр 2 остатка и нулевого кода частного в младшие рязрядь регистра 4 частного, По истечении действий второго импульса на входе 21 синхронизации устройства подготовительный этап, включающий двя такта, заканчивается и далее выполняется собственно деление, в процессе которого зя ( тактов Формируется рК)+1 двоичных цифр частного. 20 та (11 -т) формирования К цифр частного, По значении старших разрядов текущего остатка, хранимого в регистрах 1 и 2 в двухрядном коде, и делителя,хранимого в регистре 3 делителя, навыходах первого узла 9 деления блока5 деления усеченных чисел Формируется 25 К двоичных цифр частного в предположении, что при проведении двухрядного кода текущего остатка в однорядныйкод образуется сигнал заема из младших разрядов остатка в старшие, ана выходах яторого узла 1 О деленияблока 5 деления усеченных чисел формируется К двоичных цифр частного впредположении, что при приведенииднухрядного кода текущего остатка воднорядный код не образуется сигналзайма из младших разрядов остатка встаршие. Параллельно с работой блока5 деления усеченных чисел работаетвторой нычитатель 14, который преобразует двухрядный код текущего остатка в однорядный код. По значении сигнала заема н старшие разряды на выходе 36 этого нычитателя осуществляетсяокончательное формирование К цифрычастного ня выходах 32 блока 5 деле-. 35 ния усеченных чисел. Если этот сигнал 50 ного частного н устройстве используется К цифр частного, образованных навыходах первого узла 9 деления блокаделения усеченных чисел, а если сиг"нал заема соответствует сигналу логического нуля, то н качестве К-разряд 55 ного частного н устройстве используется значение К пифр частного, сформироРассмотрим более детально работу устройства в течение одного х-го так займа соответствует сигналу логической единицы, то в качестве К-разряд 30 40 45 ванного ня выходах второго узла 10деления блока 5 деления усеченных чисел. Сфориронянные на выходах блока5 деления усеченных чисел (К) младших разрядов частного 7. " " поступаютв узел 18 коррекции частного и одновременно подаются ня входы первойгруппы блока 12 умножения, ня выхо,"дях 40 и 41 которого образуется про к -из н ед е ние у е 7, , н двухрядном коде .Н а выходах 3 9 второго коммутатора 1 7(формируется разность у = г -у 7,;(г;, - значение текущего остатка воднорядном "оде на выходах 35 второго вычитателя 14; , - значение старшего разряда частного, который опре(деляется по знаку разности г,= г;, - у, сформиронанной на выходах .36 третьего вычитателя 15). Если сигнал заема на выходе 37 заема старшегоразряда третьего вычитателя 15 раненлогической единице, торавно нулю,а если сигнал заема равен логическомунули, то 7. равно единице. На выходах42 и 43 первого вычитателя 3 Формируется н двухрядном коде разностьд , к-(1 к -(г = у -ч. =-2 -к(7 -чЕсли разность г - г;, - у, сформированная на выходах 38 третьего вычитателя 15, положительна, т.е. старщий разряд Х равен единице, старшийразряд К-разрядного частного, сформированного н блоке 5 деления усеченных чисел, ранен нули, то в -мтакже ня седьмом выходе 51 блока 19управления появляется сигнал логического нуля и в узле 18 коррекции частного образуется скорректированное Краарадное частное в виде (ООО, аКв качестве очередного остатка г пер-1 ным коммутатором 16 устройства выбирается разность г . Значение этой разности записывается в первый регистростатка со сдвигом на (К) раэрядон нлево, а второй регистр 2 остатка при этом обнуляется. Во всех же других случаях в качестве очередного остатка выбирается разность у., значение которой в виде двух чисел записывается соответствующим образом со сдвигом влево на (К) разрядов в первый и второй регистры 1 и 2 остатка. При этом н узле 18 коррекции частного сформированное на выходах 32 блока деления усеченных чисел 5 К-раэрядное частное не корректируется, Аналогичным образом работает к(ст13 1429109ройство во всех других тактах форми- рования 14 К двоичных цифр частного,Пемч 1 Техред;1,Пиьк В.Бугренков кто ед Подписнг тираж 704ВНИИПИ Государственного комитета СССРпо делам изобретений и открытий035, Госква, Ж, Раушская наб., д, 4 аказ 5125 Производственно-полиграфическое предприятие, г. Ужгород, уп, Проектзя, 4