G11C 17/00 — Постоянные запоминающие устройства с однократным программированием; полупостоянные запоминающие устройства, например с ручной заменой информационных карт

Номер патента: 815769

Опубликовано: 23.03.1981

Автор: Шилинговский

МПК: G11C 17/00

Метки: запоминающее, постоянное

...устройство работает. следующим образом.Перед обращением к устройству кольцевой регистр 1 сдвига находится в исходном состоянии, при котором в его ячейки 2 памяти записаны нули.При подаче импульса обращение" на вход регистра 1 приходит разрешаю щий сигнал и в регистре записывается начальный код числа, При этом возбуждены по одной выбранной адресной шине в первой и второй группе адресных шин 7 и 11, с которых разрешающие у сигналы поцаются соответственно на первый и второй управляющие входы о,цного из элементов И 3, на информационном входе которого устанавливается инФормация соответствующего разряда начального кода числа, который через элемент ИЛИ 4 поступает на выход устройства. Затем Формируется тактовый сигнал на...

Номер патента: 822292

Опубликовано: 15.04.1981

Автор: Шилинговский

МПК: G11C 17/00

Метки: запоминающее, постоянное

...хранимых в устройствечисел.. Регистр 10 сдвига предназначендля организации выборки определенного начального кода чиСла из первого кольцевого регистра 1 сдвига.Две группы элементов ИЛИ 7 и 9служат для организации произвольнойвыборки чисел из устройства по дан 4 О ному адресу путем соединения входовэтих элементов к соответствующим адресным шинам 8, причем для выборкиодного числа к выбранной адреснойшине 8 надо подключить по одномувходу соответствующих элементов ИЛИ7 и 9.Количество чисел, записанных вустройство, равно и х р , где п и рколичество ячеек 4 и 11 памяти вовтором кольцевом регистре 3 сдвигаи регистре 10 сдвига, а разрядностьзаписанных в устройстве чисел равняется разрядности чисел, записанныхво втором кольцевом регистре 3...

Номер патента: 822293

Опубликовано: 15.04.1981

Авторы: Гриц, Лупиков

МПК: G11C 17/00

Метки: буферное, запоминающее

...1 выходы счетчика б адреса записи и осуществляет запись данных из входного регистра 3 числа в накопитель 1По окончании записи блок 2 управления по шине 13 модификации адреса записи увеличивает, на единицу содержимое счетчика б адреса записи и счетчика 8 объема накопителя. При выполнении операции чтения данных (наличие сигнала на шине 16 запроса чтения) блок 2 управления через элементы 4 И-ИЛИ подключает к адресным входам накопителя 1 выходы счетчика 7 адреса чтения и осуществляет запись в выходной регистр 5 числа данных, считанных из накопителя 1. По окончании чтения блок 2 управления по шине 14 модификации адреса чтения увеличивает на единицу содержимое счетчика 7 адреса чтения и уменьшает на единицу содержимое счетчика 8 объема...

Номер патента: 824312

Опубликовано: 23.04.1981

Автор: Шилинговский

МПК: G11C 17/00

Метки: запоминающее, постоянное

...- временная диаграмма работы устройства,Постоянное запоминающее устройствосодержит регистр 1 адреса, адреснуюшину 2 устройства, дешифратор 3 адреса,первую группу элементов ИЛИ 4, дересчетный блок 5, состоящий из элементов56 памяти, шинуустановки устройствав исходное состояние, блок 8 пуска и останова, элемент 9 задержки, первый. элемент И 10, второй элемент И 11 генератор 12,. шину 13 пуска и остановаустройства, инвертор 14, третий и четвертый элементы И 15, кольцевой регистр16 сдвига, вхопы 17 кольцевого регистра опроса разрядных слов в прямом коде,вторую группу элементов ИЛИ 18, третьюгруппу элементов ИЛИ 19, элементы2520 памяти кольцевого регистра сдвига,первый дополнительный элемент И 21,первый элемент 22 ИЛИ, второй элементИЛИ 23,...

Номер патента: 824313

Опубликовано: 23.04.1981

Авторы: Анфиногенов, Буздин, Иофис, Кузьмин, Пароль, Флидлидер

МПК: G11C 17/00

Метки: запоминающего, памятидля, полупроводниковый, постоянного, устройства, элемент

...являются ограниченное быстродействие и высокое сопротивление элемента памяти.Цель изобретения - повышение надежности элемента памяти.Поставленная цель цостигается тем, что.элемент памяти содержит пленку металла, которая размещена между слоем ХСП и слоем монокремния, при этом пленка металла со слоем монокремния образует циоц Шоттки.На фиг. 1 показан элемент памяти в интегральном исполнении, выполненный на подложке ноликремния; на фиг. 2 - эквивалентная электрическая схема элемента памяти, на фиг. 3 - элемент памяти в интегральном исполнении, выполненный на сапфировой подложке с эпитаксиальной пленкой кремния; на фиг. 4- эквивалентная электрическая схема эле,мента памяти.Элемент памяти соцержит пластину 1 из поликремния, полосы...

Номер патента: 826423

Опубликовано: 30.04.1981

Авторы: Косов, Милованов, Мхатришвили, Проскуряков, Савельев, Фокин

МПК: G11C 17/00

Метки: запоминающее

...дорогостоящие и требующие длительноговремени технологические и проверочные операции изменения информациив долговременной памяти, В режимеперезаписи информации работа начинается с установки в исходное состояние всех элементов блока 6 управления, регистра 2 числа, счетчика 4, дополнительного регистра 13числа, Блок 6 управления вырабатывает сигналы "Уст.0" и "Запуск",которые поступают в долговременнуюпамять 1. Одновременно по разрешающему сигналу с блока 6 управления7 8264В режиме ввода новой информации и коррекции ранее записанной все регистры и счетчик 4 также устанавливаются в исходное состояние по сигналу с блока 6 управления. На полу- постоянную память 7 с блока 6 управления подается сигнал "Запуск", а со счетчика 4 через...

Номер патента: 834768

Опубликовано: 30.05.1981

Авторы: Виткин, Вълков, Городний, Корнейчук

МПК: G11C 17/00

Метки: запоминающее, постоянное

...со считыванием кода (с) из накопителя 5 иэ накопителя б считывается адресный код числа (Ъ). После считывания (Ь) производится суммирование по модулю два(а)9(с) +(Ь) =(а)я С(с)З(Ь) =(к)Таким образом, при наличии отказов в ячейках корректирующих кодов число обращений к накопителю 5 переменное (либо два, либо три). Поэтому в схему данного устройства необходимо ввести либо сигнальные триггеры, либо в накопителе б дополнительный разряд, указывающий число обращений к накопителю 5. В устройство вводятся дополнительные разряды, при этом если значение дополнительного разряда равно нулю, то выполняются два обращения к накопителю 5, а если единице, то выполняются три обращения.Когда необходимо одно обращение к накопителю 5, тогда не требуется...

Номер патента: 836681

Опубликовано: 07.06.1981

Авторы: Матвеев, Соловьев, Страбыкин, Щибанов

МПК: G11C 17/00

Метки: запоминающее, постоянное

...четвертого, кроме первого входа, адресно-числовых регистров сое. динены со второй числовой шиной, дополнительные входы, кроме первого, третьего адресно-числового регистра подсоединены к выходам первого, адресно-чйс;. лового регистра, дополнительные входы, кроме первого и второго, четвертого адресно-числового регистра - к соответствующим выходам выходного регистра, а выходы третьего и четвертого адресно8366816сразу учитываются все переносы, распро. регистров соответственно соединены сстраняющиеся не более нем на одинтретьим и четвертым выходами регистраразряд адреса, основные входы первого и треДля таблиц частичных сумм и частичтьего, кроме первого входа, адресноных переносов требуется объем памяти 5 числовых регистров соединены с...

Номер патента: 841047

Опубликовано: 23.06.1981

Авторы: Буй, Копытов, Лисица, Сидоренко, Солод, Тильс, Ярандин

МПК: G11C 17/00

Метки: запоминающее, постоянное

...к возбужденному выходу дешифратора 2, предзаряжается так, что на затворе транзистора 23 тактируемого усилителя 11 появляется положительный потенциал относительно стока транзистора 23, имеющего в этот момент времени нулевой потенциал, в результате емкость конденсатора 24 возрастает и становится значительно больше, чем суммарная емкость затвора транзистора 23 и паразитная емкость выхода дешифратора 2. Конденсаторы, подключенные ко всем остальным невозбужденным выходам, остаются незаряженными и имеют малую емкость, что делает небольшой емкостную нагрузку выхода формирователя 5 и способствует повышению быстродействия ПЗУ. В интервале времени 43 на выходе формирователя 5 формируется передний фронт положительного импульса тактирования Т, т.е....

Номер патента: 842963

Опубликовано: 30.06.1981

Авторы: Бобров, Григорьев, Журкин, Угаров

МПК: G11C 17/00

Метки: запоминающее, постоянное

...5 соединен с одним из входов накопителя 4, другие входы блока 2 и накопителя 4 соединены и являются входом 9 устройства. Выход блока 2 и первый выход накопителя 4 подключены к другим входам накопителя 1, Второй выход накопителя 4 соединен со вторым входом регистра 3. Одни из входов элементов И 7 соединены с выходом регистра 3, другие входы элемеитов И 6 и 7 и вход блока 8 соединены с первым выходом накопителя 4. Выходы элементов И 6 и 7 являются выходами 10 устройства.Результаты, полученные при реализациипостоянного запоминающего устройства для хранения и считывания массива 10-разрядных трехзначных слов (К = 3), представлены в табл. 1.4Таблица 1 111 слова Слово 10 002 001 10 0012 0002 10 0022 0101 12 1020 1020 5 1 О4 01 0120...

Номер патента: 842964

Опубликовано: 30.06.1981

Автор: Вартанов

МПК: G11C 17/00

Метки: запоминающее, постоянное

...блоков 7 выборки, выходы дешифраторов 5 подключены к первым входам блоков 2 выборки, стоки МДП- транзисторов 4 подключены к нечетным шинам строк, истоки подключены к первым входам блоков 3 выборки.Первая шина 10 тактовых сигналов подключена к первому входу селектора 9 и ко входам дешифраторов 5 и 8. Вторая шина 11 тактовых сигналов соединена со вторым входом селектора 9, со вторыми входами блоков 2 выборки и с затворами МДП-транзисторов 4, Третья шина 12 тактовых сигналов соединена с третьим входом селектора 9 и со вторыми входами блоков 3 выборки.Адресная шина 13 младшего разряда кода адреса соединена с четвертым входом селектора 9. Выход селектора 9 соединен со вторыми входами блоков 7 выборки,Устройство работает следующим образом.В...

Номер патента: 849303

Опубликовано: 23.07.1981

Автор: Шилинговский

МПК: G11C 17/00

Метки: запоминающее, постоянное

...при из последовательном обходе в направлении стрелок образуют цикл. Для получения кода ориентированного цикла надо взять старшие разряды чисел, которым соответствуют ребра цикла при последовательном обходе цикла в направлении стрелок. Начинать обход цикла можно с любого ребра, принадлежащего данному циклу. При поступлении и тактового импульса информация сдвигается в регистре 1 сдвига на один разряд по кольцу, а на выходе счетчика 9 заканчивается Формирование сигнала, который поступает на единичный 03 6вход триггера 8 и устанавливает наего единичном выходе разрешающий сиг;нал, который подается на первые управляющие входы всех. элементов И 4,тем самым подключая к выходу устройства.выход другой ячейки 2 памяти,из которой информация...

Номер патента: 849304

Опубликовано: 23.07.1981

Авторы: Косов, Мхатришвили, Савельев, Фокин

МПК: G11C 17/00

Метки: запоминающее, информации, постоянное, скоррекцией

...работает следующим образом.Для обнаружения и исправления слов,подлежащих коррекции, используется второй накопитель, разделенный на две области. Кажцому из наборов слов (фиг.2)первого накопителя 1 (фиг, 1) соответствует определенное слово первойобласти второго накопителя 4, при этомномер набора слов первого накопителя1 и номер слова в этой области второгонакопителя 4 является соответственномладшими разрядамн в поле адресов накопителей 1 и 4, Если необходимоисправить некоторое слово в первомнакопителе 1, то по номеру набора,к которому принадлежит это слово,определяется соответствующее словопервой области во втором накопителе 4, в которое записывается номерслова в этом наборе, т.е. старшиек разрядов адреса корректируемогословаков...

Номер патента: 860136

Опубликовано: 30.08.1981

Авторы: Бородин, Константиновский, Огнев

МПК: G11C 17/00

Метки: долговременное, запоминающее

...на вход мультиплексора 5. С помощью второго дешифрагора 4 М слов через мультиплексор записываются в соответствующие М входные регистры 11. С выходов входных регистров 11 код чи сел поступает через И формирователей 1 2 разрядных на разрядные входы Я слов накопителя 1. При этом запись производится следующим образом. Если ЗМ имеет М разрядов и М = Ц , то в пер вый разряд ЗМ записывается первый разряд 1-го числа, во второй разряд - первый разряд 2-ого числа в М-ый разряд 36первый разряд М-го числа, а это приводит к тому, что в первый адрес ЗМ записываются первые разряды всех слов, во второй адрес ЗМ - вторые разряды всех слов и так далее. При отказе любой ЗМ ошибка в М-разрядной ЗМ проявляется на выходе устройства в одном разряде М слов,...

Номер патента: 862237

Опубликовано: 07.09.1981

Авторы: Бузунов, Буренков, Чипчигин, Шубинский

МПК: G11C 17/00

Метки: запоминающее, постоянное

...строки, проходит через первые 71 запоминающих элементов первой нечетной строки,На чертеже представлена схема предлагаемого ПЗУ.Оно содержит первый дешифратор 1, адресные шины 2, запоминающие элементы 3 накопителя 4, дополнительные адресные шины 5, второй дешифратор 6, элементы И 7, разрядные шины 8 и элемент ИЛИ 9.Устройство работает следующим образом.Первый дешифратор 1 после расшифровки старших разрядов адреса возбуждает соответствующую адресную шину 2 или 5, тем самым выбирается группа сжатых слов. Так как количество запоминающих элементов 3 на каждой адресной шине (четной и нечетной) одинаково, то ширина выборки для каждой из них постоянна. Число выбираемых слов в группе определяется числом разрядных шин 8 накопителя 4 и равной....

Номер патента: 696871

Опубликовано: 07.09.1981

Авторы: Виталиев, Евсеева, Чугунов

МПК: G11C 17/00

Метки: запоминающее

...- с входами 2 модулей 1,и мультиплексоры 8 выполненные, например, в виде элементов И-ИЛИ (8 А,8 Б), входь 9 которых подключены к выходам 4 модулей 1 соответствующейстроки матрицы, а выходы 10 - к входам триггеров 11 регистра 12 информации, Входы дешифратора 13 адресаподсоединены к вторым адресным шинам14, а выходы - к управляющим входам15 мультиплексоров 8, Информационныешины 16 присоединены к входам 3 модулей 1 соответствующей строки матрицы,Устройство содержит также блок 17,выполненный на элементах 18 И, первыевходы 19 которых соединены с выходамидешифратора 13, вторые входы 20 - сшиной 21 записи, а выходы 22 - суправляющими входами 5 модулей 1 соответствующего столбца матрицы.Дешифратор адреса (см. Фиг. 2) может быть разделен на...

Номер патента: 591961

Опубликовано: 07.09.1981

Авторы: Бех, Дегтярук, Павлусь, Черницкий

МПК: G11C 17/00

Метки: запоминающее, постоянное

...считывания, посту/ф Фг йФ591961 ФИлиал П г.ужгоро атент",Проектная,41 пающие на входы усилителя, Если напересечении шины 2 с шинами 4 и 6расположено отверстие в металлизированной перфокарте, то потокосцепление с шчнами 4 и б больше, чем с шинами 5 и 7 вследствие уменьшения потокосцепления полем токов Фуко на иеперфорируемом участке перфокарты,При этом на шинах 4 и б индуцируютсяразнополярные сигналы равной амплитуды, а на шинах 5 и 7 такие жесигналы вдвое меньшей амплитуды, Полярность сигналов в.шинах 4 и 7 противоположна полярности сигналов шин5 и б. На входы диФференциальногоусилителя поступают разнополярныесигналы, амплитуды которых равны 15разности сигналов в шинах 4 и 5 илиб и 7. Это соответствует считыванию1 ф информацииПри...

Номер патента: 864339

Опубликовано: 15.09.1981

Авторы: Конопелько, Лосев

МПК: G11C 17/00

Метки: запоминающее, постоянное

...1 1 ,Нужная строка С ( О, д ) определяется следуюшим образом,Составляется подматрица с ( с размером Л х 2 ) матрицы С,-й столбец матрицы С является столбцом Ссномером, равным номеру 1 -й слева дефектной позиции, . чределяется о матрица - строка с двумя элементами,элемент соответствует 1 слева дефектной позиции и равен нулю, если эта. 010Щ аз 10011что ю покрывает (совпадает) С,1 1ООО ОСс М 103О 1О О1 О1 1864339 45 50 55 Отсюда видно, что ю покрывает (совпадает ) СД в 7 строке С, и С,1. В матрицу программируется слово Ч = ( 1 0 1 0 1 1 000) + (1 1 1 1 1 1 000)010 100 000, т.е. программируемая информация стала совпадать с состоянием дефектных разрядов, а Ь г - дополнительных разрядах хранится код покрывающей строки из СВ режиме считывания...

Номер патента: 866576

Опубликовано: 23.09.1981

Авторы: Абрамсон, Фомин, Ханов

МПК: G11C 17/00

Метки: запоминающее, постоянное

...3 адреса записан кодадреса, выбираемого из матрицы столбца запоминающих элементов 1. СигналопроСа устанавливает в ноль выходныерегистры 7. На вход К-разрядного двоичного счетчика 4 поступают импульсы 9. Разрядные выходы счетчика 4управляют работо дополнительного де.шифратора 5. С 2 выходов дешифрато 6576 4 10 15 20 25 30 35 40 45 55 ра 5 последовательно во времени на вход матрицы запоминающих элементов 1 ,поступают импульсы опроса 10-16 для случая К=3 (фиг. 2), К потенциальных выходов разрядов счетчика 4 управляют соответственно работой К групп вентилей 6, Это выходы 17, 18, 19 для К = 3. Импульсные входы всех групп вентилей 6 поразрядно соединены е выходными шинами матрицы запоминающих элементов 1.Выходные шины 20 дешифратора 5...

Номер патента: 873277

Опубликовано: 15.10.1981

Авторы: Дудков, Дудкова, Корнейчук, Тарасенко, Торошанко

МПК: G11C 17/00

Метки: запоминающее, многоместных, постоянное, симметричных, функций

...чисел. Числа А 7"я могут изменяться в диапазоне Ои связаны между собой следующим соот- ношением А сА( А ,.сА А, ( А(1) Входные аргументы Х; поступаютна соответствующие подрегистры . входного регистра 1. Блоком сравнения 30 2 осуществляется сравнение записанныхна подрегистрах 1. аргументов ХВ зависимости от выполнения усло- вий ХХ Х,(Х(1)35 ХХ СХссХ, Х 1Хе( Х св СХ у 40на соответствующем выходе блока сравнения 2 появляется единичный сигнал.Будем считать, что при равенствевсех аргументов единичный сигнал появляется только:на одном выходе, например на выходе 1. В зависимости твозбуждений шины блока сравнения 2 икоммутатора 3 подают на входы накопителя 4 аргументы Х таким образом,что на первом входе п младших раз рядов адресной...

Номер патента: 881862

Опубликовано: 15.11.1981

Авторы: Дзисяк, Курьянов, Розман, Саградян, Утяков

МПК: G11C 17/00

Метки: запоминающее, постоянное

...В каждойстроке матрицы к шине 8 адресации вкаждом столбце подключается не болееодного запоминающего элемента 3. Шины 7 считывания всех запоминающихэлементов каждого столбца объединеныНа Фиг, 1 показан один из возможныхвариантов подключения к шинам б констант запоминающих элементов 3,Устройство работает следующимЗОобразом.Дешифратор 10 (Фиг. 2) последовательно декодирует каждое состояниесчетчика 9. Сигналы с выходов 12 упо 0мянутого дешифратора поступают на 35входы элементов 15 ИЛИ Формирователя5 двоичных последовательных кодов.Элементы 15 ИЛИ условно объединеныв две группы, В первой группе 13 непосредственно из сигналов дешифрато- Щра 10 Формируются последовательныедвоичные комбинации (константы) 0011,0110, 1100, 0101., 1010 и...

Номер патента: 886055

Опубликовано: 30.11.1981

Авторы: Глушков, Деркач, Медведев, Мержвинский

МПК: G11C 17/00

Метки: запоминающее, постоянное, программируемое

...1 Ф 15 ЗФ 23 7 88 щую шину 14 и, таким образом, допол-нительно снизить мощность, рассеиваемую на каждом блоке 7 зиписи-считьвания, а также обеспечить минимальное шунтирование цепи записи элемента памяти накопителя 1 другими управляющими лелями.Пример конкретной реализации устройства применительно к требованиям биполярной технологии показан на электрической схеме, изображенной на фиг. 3. Устройство содержит накопитель, включающий элемент памяти ЭП, развязьвающий диод Д 1; разрядный диод Д 2; первый управляющий ключ К 2, Т 1; элементы, задающие режим считывания, В 1, ДЗ; элемент разряда шин накопителя - диод Д 5; резистор В 4; входной усилитель; элемент защиты Дб; элемент выходного усилителя, совмещенный с элементом сдвига уровней...

Номер патента: 900314

Опубликовано: 23.01.1982

Авторы: Губа, Косов, Савельев

МПК: G11C 17/00

Метки: запоминающее, полупостоянное

...устэойстве и вызывает срабатывание треть. 5 900и второй счетчики импульсов 12 и 13,триггеры 14, 15 запуска, блок 16сравнения, третий Формирователь 17импульсов, блок 18 задержки, первыйэлемент 19 И, второй элемент 20 И, 5третий элемент 21 И, первый элемент22 ИЛИ, второй элемент 23 ИЛИ, третий элемент 24 ИЛИ,В режиме считывания работа предложенного полупостоянного запоминающего устройства ничем не отличается от работы известного. По сигналу "Запуск" срабатывает по выбранному адресу один из формирователейтоков записи, на выходных разрядныхшинах считывания-записи появляютсясигналы "1" и "О", которые усиливаются, Формируются усилителями воспроизведения и передаются в другие устройства 11 ВИ. гоВ режиме записи новой информацииработа...

Номер патента: 900316

Опубликовано: 23.01.1982

Авторы: Розман, Утяков, Шехватов, Шустенко

МПК: G11C 17/00

Метки: запоминающее, перепрограммируемое, постоянное

...накопителя 1 устанавливаются в начальное положение, представляемое на выходе как логический нуль. Запись информации производится следующим образом. После поступления адреса на шины 3 адресный блок 2 и коммутатор 4 выбирают информационный запоминающий 45 элемент матричного накопителя 1, к которому произошло обращение. Одновременно: выбирается дополнительный запоминающий элемент из блока памятиэталонных напряжений 12, принадлежа щий этой же строке. На шине 1 О управ- ленив присутствует потенциал, разрешающий режим записи, и блок усилителей через коммутатор 4 подключает ин" формационные шины 9 с присутствующим 55 на них кодом к матрице запоминающих ,элементов матричного накопителя 1 и к соответствующему дополнительному 6 фзапоминающему...

Номер патента: 903984

Опубликовано: 07.02.1982

Авторы: Андреев, Иванов, Малченко, Приходько, Щетинин

МПК: G11C 17/00

Метки: запоминающее, постоянное, репрограммируемое

...расположенных на адресных шинах 5, закодированы всевозможные комбинации с разрядностьюсоответствующей числу элементов вгруппе (числу дополнительных разрядных шин 9) .При подобном кодировании дополнительных ЭП и при инФормационном объеме накопителя й=щхпколичестводополнительных адресных шин б составит1 =од в,а количество М дополнительных разрядных шин 9 равноМ=од и,где и и щ соответственно информационная емкость и разрядность накопителя (число адресных и разрядныхшин) .При контроле целостности и незамкнутости разрядных шин 10 производится поочередный выбор дополнительных адресных шин 6 путем включения контрольных формирователей 3 отсоответствующих адресных инверторов1 (адресные шины 5, формирователи4 и дешифратор 2 отключены вне...

Номер патента: 905858

Опубликовано: 15.02.1982

Авторы: Корельский, Лукьянченко, Полинский, Уткин, Шек-Иовсепянц

МПК: G11C 17/00

Метки: модуль, памяти, постоянной

...23 адресных шин, и текущего значения сигнала обращения к модулю,5 9058 6формируемого на первом выходе программируемого накопителя 13. Ввод информации в регистр осуществляется сигналомобращения к ПЗУ, который формируетсяна ьгором выходе схемы 13 и поступает 5на синхровход регистра 8. Выходы адресных и управпяющего разрядов регистра 8подкпючены соответственно к адресными управляющему входам дешифратора 9.При этом работа дешифратора 9 разре О зом, задержка скгнапа синхронизациишена в том случае, если на выходе управпяющего разряда регистра - сигнал погпчес-кой единицы. В зависи.ости от значения кода на адресных входах дешифратор 9 обеспечивает выбор одной из групп 19 матриц по управляющим входам 24 и вкпючение соответствующего...

Номер патента: 905859

Опубликовано: 15.02.1982

Авторы: Балабин, Знаменский, Милославов, Соловьева

МПК: G11C 17/00

Метки: запоминающее, постоянное

...этом на выходах 9 и Э М -триггера 7 сохраняются потенциалы логической "единицы", а на выходах элементов НЕ 9 потенциалы логическогонуля ОщВ0 Ьцх(см. фиг. 2). Ток, протекающий от формирователей тока выборки 3 по одному из числовых проводов 2, возбуждает на выходах шины считывания 5 трансформаторного элемента памяти 1 разнополярные сигналы 0 иО , например на входе В ВЯ -триггера 7 положительный, а на входе 3 этого триггера - отрицательный. Сразу после подачи от блока стробирования 6 в среднюю точку 10 шины считывания 5 импульса Остр Вб -триггер 7 переходит в активное состояние и усиливает разность сигналов О и Од . В результате однонаправленного регенеративного процесса переключения ЯЬ -триггера 7 на его выходе Э устанавливается...

Номер патента: 911622

Опубликовано: 07.03.1982

Автор: Березкин

МПК: G11C 17/00

Метки: запоминающее, постоянное, самоконтролем

...блока 1 памяти происходит при возбуждении 1-той шины из группы адресных шин 2 и одновременном появлении разрешающего сигнала на шине 3 строба считывания. В результате на вь 1- ходных обмотках трансформаторов накопителя 5 наводятся сигналы, которые через соответствующие ключи б считывания воздействуют на трансформатор 7, одновременно на трансформатор 7 воздействуют в противоположном направлении сигналы на выходах блока памяти. При этом предполагается, цто накопитель 1 блока памяти выполнен нв трансформаторах, выходные обмотки которых подклюцены ко входам ключей считывания, аналогицных ключам б считывания, а выходы этих ключей являются выходами блока памяти.Эти воздействия приводят к наведению на выходной обмотке трансформатора 7...

Номер патента: 943847

Опубликовано: 15.07.1982

Авторы: Срибнер, Шраго

МПК: G11C 17/00

Метки: блоков, записи, информации, накопители, памяти, постоянных

...могут бытьвыполнены подпружиненными.25 На чертеже изображена конструктивная схема устройства, вариант сподпружиненными штырями.Устройство состоит нз ванн сприпоем 1, образующих общие контакт ные шины, трубчатогО нагревателя 2,943847 4 е формула изобретения 622 Подписно иниал ППП "Патент", г, Ужгород, ул. Проектнаясменной перфокарты 3, штекеров 4, диодами 5. Штекера 4 могут снабжаться пружинами б, помещенными в кожух 7, В варианте выполнения устройства без пружин, пружины б и кожух могут отсутствовать, 5При работе устройства смена перфокарты 3 производится следующим образом.Включается нагреватель 2. После прогрева плавится припой 1, штекера 10 4 отводятся от перфокарты 3 (например, отводом общего кожуха 7, с которым соединены штекера...

Номер патента: 943848

Опубликовано: 15.07.1982

Автор: Козлов

МПК: G11C 17/00

Метки: запоминающее, постоянное

...входам элемента ИЛИ-НЕ на его адресные шины присоединяются не при 1, а при 10, и в этом случае выход элемента б соединен со входом элемента 4 через инвертор 20 3. Контакты переключателя 5 замкнуты.Емкость (объем) ПЗУ равна произведению и на а. Выигрыш в количестве элементов получается при мщ и при п=1 количество элементов связи уменьшается в два раза по сравнению с матричным ПЗУ.ПЗУ емкостью на 1024 бита работает следующим образом. 30Адреса разбиваются на группы п=16 и в=64 (и а=16 64=1024). В этом случае количество блоков 1 равно 16, а элементы б имеют 32 входа (вН 2). Пусть на выходе запоминающего уст ройства требуется получить ф 1 ф при адресе 1 п и адресах: 1 а; 2 а; 5 щ 7 вт 8 щр 15 щт 1 бвт 20 в; 23 вт 2 бв; 30 а;32 щт 35 щт 40 вт...