Постоянное запоминающее устройство

ОПИСАНИЕИЗОБРЕТЕН ИЯК АВТОРСКОМУ СВИДЕТЕЛЬСТСУ Соез СоеетсннкСоциалистичесинкРеспублик и 864339(22) Заявлено 21.05.79 (2) 2769579/18-2 3)М. Кл. 1 Ьау присоединением заявки 3 Ф23) Приоритет 611 С 1 611 С 2 аыа ко 0 СССРаф авааи изебрвтен вткрцтий бликовано 15.09.8 Бюллетень М З 4 сания 15,09.81 К 681. .327.66 (088.8) Дат ликования о 72) Авторы изобретен В,К,К лько н 1 ХЬ.",) Заявител кий ин ий радиоте(54) ПОСТОЯННОЕ ЗАПОМИНАЮЩЕЕ УСТРОРС О Изобретение относится к вычислитель ной технике и может быть использовано в электронной промышленности при изготовлении больших интегральных схем программируемых постоянных запоминаю-, щих устройств (ППЗУ).Известны ППЗУ, содержащие матрицу, элементов памяти, дешифраторы слова и разряда, селектор, вентили считывания, усилители считывания Ц - Ь 3Однако в этих устройствах элементы памяти матрицы соединены с разрядными шинами плавкими перемычками или 9 - р -переходами, которые разрушаются при записи информации в соответствии с кодом, подлежащим хранению в ППЗУ. До занесения программируемого кода в матрицу в информационном поле содержатся только единицы. Работоспособность ППЗУ нарушается при наличии "дефектного нуля" в информапионном поле матрицы, когда никаким способом не удается записать на место дефектного элемента единицу. Эти уст 2ройства обеспечивают обращение к любому одному элементу памяти накопит ля. Наиболее близким по технической суш ности к изобретению является постоянно запоминающее устройство содержашее дешифратор адреса слова, соединенный с адресными шийами матричного накопителя селектор, первые входы которогосоединены с выходами дешифратора адреса разряда, а выход - с первым входом сумматора по модулю два, второй вход которого соединен.с блоком исправления ошибок, выход сумматора по модулю два подключен к первому входу вентиля считывания, а выходом - с входом усилителя считывания, первыйвторой и третий входы блока исправления ошибок подключены соответственно к ;первой, второй и третьей дополнительным разрядным шинам матричного накопителя. Такое устройство позволяет исправ лять ошибки храненйя информации при наличии двух и трех "дефектныхну 804339лей в информационном поле матрицы, которые возникают из-за дефектов из -готовления с процессе производства 4.Однако это устройство характеризуется низкой надежностью из-ва сложнос-ти контроля при обращении к одному элементу памяти накопителя,Цель изобретения - повышение надежности устройства.Поставленная цель достигается тем,что в постоянном запоминающем устройстве, содержащем дешифратор адресаслова, выходы которого соединены с адресными шинами матричного накопителя, селектор, первые входы которогоподключены к выходам дешифратора адреса разряда, а выход - к первым входам сумматора по модулю два, второй входкоторого соединен с выходом блока исправления ошибок, выход сумматора помодулю два подключен к перво 1 у входу вентиля считывания, второй вход которого подключен к шине разрешениясчитывания, а выход - к входу усилителя считывания,:первый, второй и третий входы блока исправления ошибоксоединены соответственно с первой,второй и тре.ьей дополнительными разрядными шинми матричного накопителя и основные разрядные шины, вторые входы селектора подключены к основным разрядным шинам матричного накопителя, а четвертые входы блока исправления ошибок - к входам дешифратора адреса разрядаБлок исправления ошибок содержитсумматоры по модулю два, элементыИЛИ-НЕ, элемент ИЛИ и элемент И, первый вход которого подключен к первомувходу одного из сумматоров по модулюдва и второму входу одного из элементовИЛИ-НЕ, второй вход элемента . И подключен к первому входу другого сумматора по модулю два и первому входуодного . из элементов ИЛИ-НЕ, выходы элемента И и одного из элементовИЛ И-НЕ подключены непосредственно,а сумматоров по модулю два через другой элемент ИЛИ-НЕ к соответствующимвходам элемента ИЛИ, вторые входы сумматоров по модулю два и входы одногоиз элементов ИЛИ-НЕ являются входами блока исправления ошибок, а выходэлемента ИЛИ является выходом блокаисправления ошибок,Блок исправления ошибок содержитшесть сумматоров по модулю два, элементы ИЛИ-НЕ и И-НЕ, причем первые входы первого, второго и третьего 5 О 15 20 25 30 35 40 45 50 сумматоров по модулю два являютсяпервыми входами блока исправленияошибок, вторые - вторыми входамиблока исправления ошибок, выходы первого и второго сумматоров по модулюдва подключены к первым входам третьего и четвертого сумматоров по модулю два, вторые входы которых являются четвертыми входами блока исправления ошибок, выходы третьего ичетвертого сумматоров по модулю двачерез элемент ИЛИ-НЕ подключены кпервому входу элемента И, второй входкоторого через элемент И-НЕсоединенс выходом третьего . сумматора по модулю два, выход элемента И являетсявыходом блока исправления ошибок.Это позволяет использовать ППЗУ,содержащие два и три "дефектных нуля" в каждом слове информационногополя матрицы.На фиг, 1 представлена функциональная схема постоянного запоминающегоустройства; на фиг, 2 и 3 - схемы выполнения блока исправления ошибок; нафиг, 4 и 5 - матрицы, используемыепри записи инфорчации,Постоянное запоминающее устройство содержит дешифратор адреса слова 1,соединенный с адресными шинами 2матричного накопителя 3. Разрядныешины 4 матричного накопителя соединеныс вторыми входами селектора 5, первые входы которого подключены к выходам 6 дешифратора адреса разряда 7,Выход 8,селектора соединен с первымвходом сумматора по модулю два 9, вторым входом подключенного к выходу 10блока исправления ошибок 11, Первые12, второй 13 и третий 14 входы блока исправления ошибок подключены соот- .ветственно к первым, второй и третьейдополнительным разрядным шинам матричного накопителя. Четверт.де 15 входы блока исправления ошибок соединеныс входами дешифратора адреса разрядаВыход 16 сумматора по модулю два соединен с первым входом вентиля считывания 17, вторым входом подключенного к шине сигнала разрушения считывания 18, а выходом - с входом усилителя считывания 19. Выход 20 усилителя считывания является выходом устройства. На фиг, 2 изображен блок исправления ошибок 11 для осуществления исправления двух дефектных элементов памяти в каждом слове матрицы 3, кото864339 6позиция в О и со тояние дефектного разряда 4 совпадают и равен единице в противном случае. Затем находит.ся номер строки подматрицы Сс (например, при подсчете строк сверху), где ог - матрица строка покрывает (совпадает) одну любую из строк подматрицы С,. Номер этой строки в подматрице С соответствует номеру строки в мат.16 рице С, которая и задает функциюсогласования записываемой в матриру информации с данными дефектами,П р и м е р 1 . Пусть в строке (слове) матрицы элементов памяти имеется один неисправный элемент в основных разрядах ( 1 с - разрядах), который находится в нулевом состоянии, а все остальные разряды в единичном состоянии.Пусть неисправным разрядом будет второй слева разряд, и его состояние не совпадает с программируемой в элемент информацией, т.е. мы никаким образом в этот разряд не можем занести единичный символ. Тогда 30 Видно,во 2, 7, 8 строках. Любую из этих строк3 в Яв С можно испольэовать в качествефункции С (О, с 1 ) согласования программируемой в матрицу информации ссостоянием дефекта. При этом в первыхразрядах слова будет храниться код адео реса строки С.П р и м е р 2 . Пу ть в строке слове) матрицы элементов памяти имеетсядва неисправных элемента (находятся внулевом состоянии), один иэ которыхкалоитси в разрядах 4 1 разряд), авторой - в первых разрядах 12 (1 дополнительном разряде). Пусть програмынруемая информация в матрицу имеетвид О 10 10 11,ТогдаЮ Ощ 10011000),рый содержит сумматоры по модулюдва 21, первый 22 и второй 23 элем нты ИЛИ-НЕ, элементы И 24 и ИЛИ 25,Входы первого элемента ИЛИ-НЕ, входыэлемента И и первые входы сумматоров,по модулю два соединены с первымивходами блока исправления ошибок, Вторые входы сумматоров по модулю двасоединены с четвертыми входами блокаисправления ошибок, а выходы- с входами второго элемента ИЛИ-НЕ. Выходы первого и второго элементовИЛИ-НЕ, элемента И соединены с входами элемента ИЛИ . Выход элементаИЛИ является выходом блока исправления ошибок,Уст;,ойство в режиме исправлениядвух дефектных элементов памяти вкаждом слове матрицы работает следующим образом,При записи информации (при изготовлении) в основные разряды и в первые дополнительные разряды каждогослова матрицы заносится информация25для хранения следующим образом.В матрицу записывается словоЧ:0 + с (0,3),где б = (0,0,1,0 к,00) словодлины;О - первые К = О - г символов представляют собой программируемую в матрицу информацию 0 . апоследние г - символов - нулиг =Ахи 4 - 2);С ( О, с ) - одна из строк матрицы С,На фиг, 4 показана матрица СсМ =6,г = 3; о = 9 и общий вид матрицы С,где 1 - единичная матрица;А- матрица, содержащая двоичные числа, зя исключением чисел 00.0 и111 Матрица С, обладает тем свойством, что в подматрицеСиз любыхдвух ее столбцов содержится каждаястрока из 2 ф различных строк длйны2 ( с - кратность дефекта), т,е,всегда содержатся комбинации вица ;,0 О, 0 1, 1 О, 1 1 ,Нужная строка С ( О, д ) определяется следуюшим образом,Составляется подматрица с ( с размером Л х 2 ) матрицы С,-й столбец матрицы С является столбцом Ссномером, равным номеру 1 -й слева дефектной позиции, . чределяется о матрица - строка с двумя элементами,элемент соответствует 1 слева дефектной позиции и равен нулю, если эта. 010Щ аз 10011что ю покрывает (совпадает) С,1 1ООО ОСс М 103О 1О О1 О1 1864339 45 50 55 Отсюда видно, что ю покрывает (совпадает ) СД в 7 строке С, и С,1. В матрицу программируется слово Ч = ( 1 0 1 0 1 1 000) + (1 1 1 1 1 1 000)010 100 000, т.е. программируемая информация стала совпадать с состоянием дефектных разрядов, а Ь г - дополнительных разрядах хранится код покрывающей строки из СВ режиме считывания в соответствии с кодом адреса опрашиваемого разряда происходит возбуждение шин 2 и 6 дешифраторов 1 и 7. При этом на выходе 8 селектора 5 выделяется информация, хранимая в этом разряде матричного накопителя 3, а на выходе 10 блока исправления ошибок 11 - информация, соответствующая данному разряду из строки матрйцы С,1, определяемой по коду адреса, хранимому в . - разрядах 12, опрашиваемого слова. Тогда , если в разрядах 12 записаны числа 000,1 1, то на выходе 10 элемента ИЛИ 25 блока исправления ошибок 11 всегда будет единичный сигнал, так как эти комбинации всегда выделяются или элементом ИЛИ-НЕ 22 или элементом И 24 независимо от опрашиваемого разряда, В этом случае, сигналы, снимаемые с выхода 8 селек.ора 5, будут инвертироваться на противоположные на сумматоре по модулю два 9 и через вентиль считывания 17, усилитель считывания 19 поступают на выход 20 устройства, Сигналы на выходе 20 устройства будут считываться правильными, так как инвертирование производилось дважды : при записи (при изготовлении) и при счи тывании (при эксплуатащи), Для исправных элементов памяти эти инвертирования не изменяют правильного выход ного сигнала, Для дефектных элементов памяти инвертирование информации при записи позволяет согласовать состояние дефектного разряда с программируемой информацией, а инвертирование при считывании восстановить правильно сигналы с дефектных позиций. ( Для примера 2, считываемое слово на выходе 8 селектора 5 имеет вид Ч " 010100 000, слово на выходе 10 блока исправлейия ошибок 11 С (О,З,) 111 111 000, а на выходе 20 устройства 0 = 101011, т е. соответствует информачи, подлежащей хранению)Если в разрядах 12 записаны числа отличные от 000, 11.,1, то инвертированию при считывании (как и при записи) будет подвергаться только один 10 35 20 25 30 35 40 8разряд, код адреса которого совпадает с, кодом адреса, хранимым в разрядах 12 (проверка на совпадение осуществляется на сумматорах по модулю два 21 и элементе ИЛИ -Нс 23 блока исправления ошибок 11).На фиг. 3 изображен блок исправления ошибок для осуществления исправления трех дефектных элементов памяти в каждом слове накойителя 3, который содержит первые 26, вторые 27, третий 28и четвертый 29 сумматоры по модулюдва, элементы ИЛИ-НЕ 30 и И-НЕ 31.Первые и вторые входы первых сумматоров по модулю два, соединены соответственно с первыми и вторым входами блока исправления ошибок. Выходь. первыхсумматоров по модулю два соединены спервыми входами вторых сумматоровпо модулю два, вторыми входами, подключенными к четвертым входам исправления ошибок, Выходы вторых сумматоров по модулю два соерчнены с входамиэлемента ИЛИ-НЕ, выход которого подключен к первому входу четвертого сумматора по модулю два. Второй вход четвертого сумматора ло модулю два соединен через элемент И-НЕ с выходом.третьего сумматора по модулю два,Входы третьего сумматора по модулюдва соединены с вторым и третьим входами блока исправления ошибок, Выходчетвертого сумматора по модулю дваявляется выходом блока исправленияошибок,Устройство в режиме исправлениятрех дефектных элементов памяти в каждом слове матрицы работает следующимобразом. При записи информации (при изготовлении) в разряды 4 и в разряды 12каждого слова матрицы заносится информация, как и при исправлении двух дефек.тных элементов памяти. Однако для аахождения функции согласования 6 ( О И )используется матрица С 3, На фиг. 5 показана матрица с с М = 4, : = 4О = 8 и общий вид матрицы С, где1 - единичная матрица 1 - матрица инверсия к единичной матрице 1,А-матрица размером (г -2)х 1 свсе строки которой различныА-матрица инверсная к матрице АМатрица С обладает, тем свойством, что в подматрице С из любых трех ее столбцсв содержится каждая строка из 2различных строк дли-ны = 3 (кратность дефекта), т,еМ 4339 всегда содержатся комбинации вида:00, 001, 010, 100, 110, 101, 011,111.Для маркирдвки строк матрицы С выбираются г =10 М+ 2 разрядные двойные числа, которьк являются дополнительными разрядами,Работа устройства в режиме считывания при коррекции трех дефектныхэлементов памяти С слова, отличаетсяот описанной тем, что во втором дополнительном разряде 13 матрицы 3 хранится нулевой или единичный символ, благодаря чему на выходе первыхсумматоров по модулю два 26 формируются числа из матрицы А,Тогда, в том случае, если символы,хранимые во втором 13 и третьем 34дополнительных разрядах не совпадают,то на выходе элемента И-НЕ 31 будетнулевой эгнал, а на выходе элементаИЛИ-НЕ 30 (а следовательно, и навыходе четвертого сумматора 29) будутформироваться сигналы, соответствующие единичной матрице. В противномслучае, т,е. когда символы хранимые вовтором 13 и третьем 14 дополнительных разрядах совпадают на выходе элемента И-НЕ 31 будет единичный сигнал и на выходе четвертого сумматора29 будут формироваться сигналы, соваветствуюшие инверсии единичной матрицы. При этом аналогичным образом, каки при исправлении двух дефектных элеМентов памяти в слове непосредственнаяпроверка показывает правильность хранения информации в устройстве.Таким образом, данное устройствовыполняет те же функции, что и известное, но требует для своей реализациименьшего числа дополнительных разрядов, а также значительно упрощаютсясхемы контроля (не требуется сложных дешифраторов на Ф. - выходов в блоках исправления ошибок, отсутствуют1 с - сумматорог по модулю два в самом устройстве.), в результате чегоповышается надежность устройства.Формула изобретения 1. Постоянное запоминающее устройство, содержащее. дешифратор адреса слова, выходы которого соединены с адресфными юнцами матричного накопителя, селектор, первые входы которого подключены к выходам дешифратора адреса раэ ряда, а выход - к первым входам сумма. 10тора по модулю два, второй вход которого соединен с выходом блока исправления ошибок, выход сумматора по модулю два подключен к первому входу вентиля считывания, второй вход которогоподключен к шине разрешения считывания, а выход - к входу усилителя считывания, первый, второй и третий входыблока исправления ошибок соединены со 36 ответственно с первой, второй и третьей дополнительными разрядными шинами матрччного накопителя и основныеразрядные шины, о т л и ч а ю щ ее с я тем, что, с целью повышении15 надежности устройства, вторые входыселектора подключены к основным раэрядньщ шинам матричного накопителя,а четвертые входы блока исправленияошибок - к входам дешо 5 ратора адреса20 разряда,2. Устройство йо п, 1, о т л и ч аю ш е е с я тем, что блок исправления ошибок содержит сумматоры помодулю два, элементы ИЛИ-НЕ, элемент ИЛИ и элемент И, первый -вход которого подключен к первомувходу одного из сумматоров по модулюдва и второму входу одного из элементов ИЛИ-НЕ, второй вход элементз ИЗО подключен к первому входу другого сум.матора по модулю два и первому входуодного из элементов ИЛИ-НЕ, выходыэлемента И и одного иэ элементов ИЛИНЕ подключены непосредственно, а сумматоров по модулю два через другойэлемент ИЛИ-НЕ к соответствующимвходам элемента ИЛИ, вторые входысумматоров по модулю два и входы одного из элементов ИЛИ-НЕ являются40 входами блока исправления ошибок, авыход элемента ИЛИ является выходомблока исправления ошибок.3, Устройство йо п. 1, о т л и ч аю ш е е с я тем, что блок исправления4 ошибок содержит шесть сумматоров помодулю два, элементы ИЛИ-НЕ н И-НЕ,причем первые входы первого и второгои третьего сумматоров по модулю дваявляются первыми входами блока чс 50правления ошибок, вторые - вторымивходами блока исправления ошибок, выходы лервого и второго сумматоровмодулю два подключены к первым входам третьего и четвертого сумматоровпо модулю два, вторые входы которых55являются четвертыми входами блокаисправления ошибок, выходы третьего ичетвертого сумматоров по модулю двачерез элемент ИЛИ-НЕ подключены кпервому входу элемента И, второй вход которого через элемент И-НЕ соединен с выходом третьего сумматора по модулю два, выход элемента И является выходом блока исправления ошибок.Источники информации,принятые во внимание при экспертизе 1. "Электронная техника", 1974,ИФ 7 в с, 21-24. 122. "Электронная техника", 1975,4,с, 65-6873. Валиев К, А., Орликовский А.АПолупроводниковые интегральные схемына биполярных транзисторных структурах.М"Советское радио, 1979, с. 246257, рис, 8,24, Авторское свидетельство СССРпо заявке2 181 9 3 4,10 кл. 6 11 С 17/00, 6 11 С 29/00,13.10,75 (прототип).864339 с=2 1 фе 11 ее 1 ООее 0 11 ее 1 тттт 1 ооо ттт тт х т 1011юию х о000 1000 11 01 ОО от т 1 о 001 С 10 1,0- 11011 х о о ос о 11011 - -1- - от тт 100 О 1 О сз -0 тд 10 т 1 т О охах Т Составитель д, АмуТекред Ж Кастелевиц корр,о О редактор М, бандура Заказ 7804774 Тираж 648 ПодписноеВНИИПИ Государственного комитета СССРпо делам изобретений и очкрытий113035, Москва, Ж 36, Рауюская набд, 4/5 филиал ППП фПатентф, г, Ужгород, ул, Проектнаи, 4 1000 001100 01 00 00 010 0 от 00 О 00 Оо.от О о 11 т о о о о ооо ОООО О ХО 11 т оо 010 о 01 т о 1 О 0 1 т. О о 1 т О 0 1 0 1 О 1 10 11 т о 1 о 1 о О 10 0 1110 1 о 1 11 Т От 1 от 1 хт т о гх о 1 т 1 х111010 о 111 1Ъг 5 10 11 1 о 1 т 1 е 1 е 11 о- 1 о о1011 о о- 1 т 1 1 ф 1 е 1 е 1 е 1