Модуль постоянной памяти

(53) УД но делам нзабретен публиковано 15,02.82. Бюллетень1. 327.8 8) ткрцтнн исання 17.02. 82 а опубликован Р, А. Шек-Иовсепянц, Ю. В. Корельски, С, А, Лукьянченко,Б. И, Полинский и Б. В. Уткин 2) Авторы изобретен и) МОДУЛЬ ПОСТОЯННОЙ ПАМ е относится к вычислите Изобр ния систем паотделыиих моожность постр шой емкости и ти мяти боль изапоминающимных машин. роиствам вычислитель поминающее постоянн ыполнен иц памят Известн ройство,на полупров содержащее и 1 ходы янковых матр большое коли матриц памят проводниковыхмых для орган устройства,лители, дешифтво полу не юй емкостисчовые чс зации требуеадресные ираторы выбо и матриц памяти и схем ой технике, в частности к постоянным управления. Адресные входы матриц памяти через адресные усилители подключены к адресным шинам, числовые выходы через числовые усилители - к числовым шинам ЦВМ. Входы выборки матриц подключены к выходам дешифраторов, подключенных входами к адресным шинам, а входы питающего напряжения всех матриц соединены непосредственно с источником питания 11.Недостатком устройства является большое потребление энергии матрицами падулен памяти.Наиболее близким к предложенному по технической сущности и схемному решению является модуль постоянной памяти,ащ " 6 полупроводниковых матрив питающего напряжения которых соединены непосредственно с источником питания, адресные усилители,числовые усилители, дешифратор выбораматриц и селектор с коммутационным полем, осуществляющие блокировку. отдельных матриц памяти модуля, В этол модуле адресные шины первой группы подключены к входам адресных усилителей,выходы которых подключены к адреснымвходам матриц памяти, выходы матрицсоединены с входами числовых усилителей выходы которых подключены к числовым шинам ЦВМ, Адресные шины второйгруппы подключены к входам дешифраторов, обеспечивающих выбор одной матрицы из 16, и к управляюцпсм входам селек 905858тора, селектируемые входы которого соединены с контактами коммутационного поля. Управляющие входы дешифратора и числовых усилителей подключены к шине сопровождения адреса ЦВМ. Адресные шины третьей группы соединены с элементами схемы управления 2.Недостатком данного модуля является большое потребление энергии матрицами памяти, что приводит к увеличению 10 габаритов и веса блока питания и ЦВМ в целом, усложнению конструкции из-эа необходимости отвода избыточного тепла и снижению надежности. Укаэанные недостатки ограничивают область примене ния полупроводниковых постоянных ЗУ большой емкости и практически исключают воэможность их использования в составе бортовых ШЗМ.Цель изобретения - уменьшение потребО ляемой мощности и повышение надежности ЗУ. Поставленная цель достигается тем,что в модуль постоянной памяти, содер 2 жащий группы матричных полупроводниковых накопителей, адресные входь: которых подключены к соответствующим выходам адресных усилителей, входы которых подключены к адресным шинам первой группы, выходы матричных накопителей соединены с входами числовых усилителей, управляющие входы матричных накопителей групп соединены с выходами дешифратора, и шины синхронизации, в него введены блок сравнения, триггер, одновибраторы, элементы И, элемент ИЛИ, программируемый накопитель, регистр и коммутаторы, одни входы которых подсоединены к управляющим входам матричных накопителей, другие - к шинам пита40 ния, а выходы к входам питания матричных накопителей, адресные и управляющий входы дешифратора и одни из входов элемента сравнения соединены с выхода ми регистра, другие входы элемента срав 4 кения и один иэ входов регистра подключены соответственно к адресным шинам второй группы н к первому выходу программируемого накопителя, первому входу триггера и входам одновибраторов, вто- ф рой выход программируемого накопителя соединен с управляющими входами числовых усилителей, адресные входь регистра соединены с первыми вхо ами элементов И, вторые входы которых подключены к Б инверсным выходам одновибраторов, третьи входы элементов И соединены с прямым и инверсным выходами триггера, а выходы - с входами элемента ИЛИ, выход которого соединен с шиной синхронизации адреса, входы программируемого накопителя подключены к адресным шинам третьей группы и к шине синхронизации числа, выход элемента сравнения соединен с вторым входом триггера,На чертеже представлена структурная схема модуля постоянной памяти.Модуль своими входами подключен к адресным шинам 1 и к шине 2 синхронизации адреса ЦВМ, а выходами - к числовым шинам 3 и шине 4 синхронизации числа, Наличие сигналов на шинах 2 и 4синхронизации адреса и числа свидетельствует об окончании переходных процессов на шинах 1 и 3 адреса и числа.Схемы управления устройства, подключенных к адресным и числовым шинам, могут использовать коды, установленные на этих шинах, только при наличии сигналов на соответствующих шинах 2 и 4, Модуль содержит полупроводниковые матрицы 5 памяти, адресные усилители 6, числовые усилители 7, регистр 8, дешифратор 9, коммутаторы питания 10, схему сравнения 1 1, триггер 12, программируемый накопитель 13, два одновибратора 14 и 15, два элемента И 16 и 17 и элемент ИЛИ 18. Матрицы памяти объединены в группы 19. Количество матриц 5 и группе 19 и количество групп 19 и модуле определяется внутренней организацией матриц и организацией модуля памяти, Например, при органиэации матрицы 512 8-разрядных чисел и требуемой емкости модуля 16 К 16 разрядных чисел модуль должен со держать 32 группы по 2 матрицы в каждой. Одноименные адресные входы 20 всех матриц 5 подключены через адресные усилители 6 к первой группе 21 адресных шин 1, значение кода на которых определяет адрес числа внутри матрицы 5. Одноименные числовые выходы 22 матриц 5 подключены через числовые усилители 7 к числовым шинам 3 ЦВМ. Адресные и числовь;е усилители обеспечивают минимальную нагрузку на шины ЦВМ и позволяют одновременно подключать к шинам несколько модулей памяти. Регистр 8 состоит из группы адресных и одного управляющего разрядов и предназначен для хранения текущего значения кода адреса, установленного на вто. рой группе 23 адресных шин, и текущего значения сигнала обращения к модулю,5 9058 6формируемого на первом выходе программируемого накопителя 13. Ввод информации в регистр осуществляется сигналомобращения к ПЗУ, который формируетсяна ьгором выходе схемы 13 и поступает 5на синхровход регистра 8. Выходы адресных и управпяющего разрядов регистра 8подкпючены соответственно к адресными управляющему входам дешифратора 9.При этом работа дешифратора 9 разре О зом, задержка скгнапа синхронизациишена в том случае, если на выходе управпяющего разряда регистра - сигнал погпчес-кой единицы. В зависи.ости от значения кода на адресных входах дешифратор 9 обеспечивает выбор одной из групп 19 матриц по управляющим входам 24 и вкпючение соответствующего коммутатора 10питания, который подключает матрицывыбранной группы к источнику питающегонапряжения. Схема сравнения 11 предказначена дпя поразрядного сравнения кода,записанного в регистр 8 во время предыдущего обращения к ПЗУ, с текущим значением этого же кода. Результат сравнения вводится в триггер 12 одновремен "5но с вводом текущего значения кода врегистр 8. Если сравнение произошпо ив триггер 12 записана логическая единица, то при текущем обращении выбор числа производится иэ той же группы 5 того ЗОже модуля, что и дрк предыдущем обращении. В этом случае не происходит переключение питающего напряжения с матриц памяти одной группы на матрицы другой группы, а время выборки информации З 5из модуля равно времени выборки матриц5 памяти. Если сравнение не произошлои в триггер 12 записан логический ноль,то при данном обращении к ПЗУ происходит перекпюченке питающего напряжения, 4 ос матриц одной группы на матрицы другой группы, номер которой вводится вадресные разряды регистра 8, данногомодуля ипи на матрицы одной из группдругого модуля, входящего в состав ПЗУ. 45В этом случае время выборки информацииравно сумме времени выборки матрицпамяти и времени переключения коммутатора Ц) питанияв через элемент 18 ИЛИ проходит сигнап от соответствующего одновибратора 14 ипи 15. Первый одновибратор 14 формирует импупьс, длительность которого равна времени выборки матриц 5 памяти,длительность импульса второго одновибратора 15 равна сумме времени выборки 50Одновибраторы 14 и 15 запускаются сигналом обращения и ПЗУ, который формируется иа втором входе накопителя 13 и обеспечивают задержку сигнала синхронизации числа, который формируется элементами И и ИЛИ 16-18 и поступает55 на шину 4 синхронизации числа. В зависимости от состояния триггера 12 включается один из элементов И 16 и 17 и матриц 5 памяти и времени перекпючения коммутатора 10 питания. Таким обрачисла относительно сигнапа синхронизации адреса соответствует времени появления на шинах 3 чкспа достоверной информации, т.е. времени выборки модупя.Накопитель 13, входы которого подключены к третьей группе 25 адресных шин и к шине 2 сопровождения адреса, вырабатывает совокупность двух сигналов; сигнал обращения к модулю (первый выход) и сигнап обращения к ПЗУ, т.е. к любому модулю, входящему в ПЗУ (второй выход), Сигнал обращения,к модулю вырабатывается в случае, еспк установленный на третьей группе 2 адресных шин адрес принадлежит массиву адресов данного модуля, и инициирует включение коммутаторов и числовых усилителей.Сигнал обращения к ПЗУ формируется, если текущий адрес принвдпежит одному из модулей (пюбому ПЗУ) и инициирует переключение питания от одного модуля к другому. Накопитель 13 может быть построен с использованием попупроводниковой матрицы ПЗУ небольшой емкости копичество чисел равно количеству модулей всех типов в ЦВМ, разрядность, запрограммированной в соответствие с распределением адресов БВМ.Такое построение модулей попупроводниковой памяти позволяет многократно уменьшить ток, потребляемый матрицами памяти и стабилизировать его, так как постоянно подключены к источнику питания матрицы только одной группы одного из модулей, входящих в ПЗУ, уменьшить габариты и вес ЦВМ, упростить ее конструкцию и повысить надежность. Например, при построении ПЗУ емкостью 64 К 16-разрядных чисел на матрицах памяти, имеющих организацию 512 8-разрядных чисел, общая мощность, рассеиваемая матрицами памяти устройства, выполнен,ного по известной схеме, составляет около 200 Вт, (при мощности, рассеиваемой одной матрицей памяти 0,83 т). В предложенной конструкции эта мощность уменьшена до 1,6 Вт. При этом быстродействие 1 ЗУ практически не ухудшается, так какФормула изобретения1 О Модуль постоянной памяти, содержащий группы матричных полупроводниковых накопителей, адресные входы которых подключены к соответствующим выходам адресных усилителей, входы которых подключены к адресным шинам первой группы, выходы матричных накопителей соединены с входами числовых усилителей, управляющие входы матричных накопителей групп соединены с выходами дешифратора, и шины синхронизации, о т - и и ч а ю ц и й с я тем, что, с целью уменьшения потребляемой мощности и повышения надежности, в него введены блок сравнения, триггер, одновибраторы, р элементы И, элемент ИЛИ, программируемый накопитель, регистр и коммутаторы одни входы которых подключены к управляющим входам матричных накопителей, а другие - к шинам иитания, а выходы 30 К ВХОдаЛ 1 ИИтаНИя л,Итря ИИ Х ИаКОИИ 7 9058 программным путем обеспечивается длительный период обращений к одной группе одного из модулей (т,е, без переключения питания между группами) с редкими переходами от одной группы к другой и от одного модуля к другому. 58 8телей, адресные и управляющий входыдешифратора и один из входов элементасравнения соединены с выходами регистра, другие входы элемента сравнения иодин из входов регистра подключены соответственно к адресным шинам второйгруппы и к первому выходу программируемого накопителя, первому входу триггера и входам одновибраторов, второй выходпрограммируемого накопителя соединенс управляющим входом числовых усилителей, адресные входы регистра соединеныс первыми входами элементов И, вторыевходы которых подключены к инверснымвыходам одновибраторов, третьи входыэлементов И соединены с прямым и инверсным выходами триггера, а выходы -с входами элемента ИЛИ, выход которогосоединен с шиной синхронизации адреса,входы программируемого накопителя подключены к адресным шинам третьей группы и к шине синхронизации числа, выходэлемента сравнения соединен с вторымвходом триггера,Источники информации,принятые во внимание при экспертизе1, Патент СШЛ М 3858187,кл. 340-172. 5, опублик 1974,2. Меьо 1 у сеяуи ипис 1 оо 1 Изд.фирмы "Зи 1 еГ ", с, 8-42, фиг. 66 (прототип).Составитель Л. АмусьеваРедактор К. Волошук Техред Т.Маточка ректор В. Бутига. одписноеССР 66 " Тираж 623ВНИИПИ Государственного комитетпо делам изобретений и открыт 113035, Москва, Ж, Раушска наб., д. 4/5 филиал ППП "Патент", г. Ужгород, ул. Проектная,