Запоминающее устройство

Союз Советских Социалистических РеспубликОПИСАНИЕИЗОБРЕТЕНИЯК АВТОРСКОМУ СВИ ИТЕЛЬСТВУ696871(63) Дополнительное к авт, сеид-ву(22) Заявлено 240178 (21) 257 3115/18-24с присоединением заявки Ио(23) ПриоритетОпубликовано 0709.81. сиоллетень ЙЯ ЗЗДата опубликования описания 0709.81(5)М, Кл,з С 11 С 17/00 ГосударственныЯ комитет СССР но делаю нзобретеннЯ н открытнЯ(54) злпамини 0 щее Устрайства Изобретение относится к областивычислительной технике, а именнок сверхбыстродействующим запоминающим устройствам (ЗУ), которые используются как буферные ЗУ процессоровили ЗУ для хранении микропрограмм.Известны ЗУ для хранения микропрограмм, в которых выходы дешифратора старших разрядов адреса соединяются с входами управления выборкойсоответствующих запоминающих модулейкаждого рязряда 1),Однако при этом быстродействиеЗу снижается как в режиме считывания,так и в режиме записи и за счет задержек в тракте управления выборкой.ь Ваибо)тее близким к предлагаемому по технической сущности является ЗУ, в котором обеспечивается повышение 20 быстродействия в режиме считывания, т.е. в режиме функционирования постоянного ЗУ, содержащее запоминающий блок для хранения микропрограмм, разделенный на четыре модуля, информационные выходы которых соединены с входами четырехканального переключа- теля, выполненного на элементах И-ИЛИ управляющие входы которого подключены к выходам дешифратора адреса, а ЗО выходы - к входам регистра считаннойинформации 21,Недостатком ЗУ является снижениеего быстродействия при записи новойинформации, так как комбинированноеуправление по входу управления выборкой в режиме записи и при помощи выходного многоканального переключателя в режиме считывания не позволяетповысить быстродействие ЗУ в режимезаписи. Это обусловлено тем, что ситналы на входе дешифратора старшихразрядов кода адреса обычно вырабатываются с "существенной задержкой,что приводит к непроизводительным потерям времени при подаче этих сигналов на входы управления выборкой врежиме записи. Кроме того, наличиедвойного управления увеличивает объемэлектронного оборудования ЗУ и усложняет его работу.Целью изобретения является повышение быстродействия ЗУ.Поставленная цель достигается тем,что в ЗУ, содержащее матричный накопитель на запоминающих модулях, адрес.ные входы которых соединены с первымиадресными шийами, информационные входы - с информационнымк шинами, а выходы запоминающих модулей каядой стро.входов соответствующих мультиплексоров, выходы которых соединены с входами регистра информации, и дешифратор, входы которого соединены с вторыми адресными шинами, а один из выходов - с другими входами мультиплексоров, введены элементы И, одни иэвходов которых соединены с другимивыходами дешифратора, другие подключены к шине записи, а выходы элементов И соединены с управляющимивходами соответствующих запоминающихмодулей.На Фиг. 1-2 дана структурная схемаустройства.Устройство содержит матричный накопитель на запоминающих модулях 1, имеющих адресные входы 2, информационныевходы 3, информационные выходы 4 ивходы 5 управления записью. Модули1 могут быть выполнены в виде интегральных микросхем. Устройство содержит регистр 6 адреса, входы которогосоединены с первыми адресными шинами7, а выходы - с входами 2 модулей 1,и мультиплексоры 8 выполненные, например, в виде элементов И-ИЛИ (8 А,8 Б), входь 9 которых подключены к выходам 4 модулей 1 соответствующейстроки матрицы, а выходы 10 - к входам триггеров 11 регистра 12 информации, Входы дешифратора 13 адресаподсоединены к вторым адресным шинам14, а выходы - к управляющим входам15 мультиплексоров 8, Информационныешины 16 присоединены к входам 3 модулей 1 соответствующей строки матрицы,Устройство содержит также блок 17,выполненный на элементах 18 И, первыевходы 19 которых соединены с выходамидешифратора 13, вторые входы 20 - сшиной 21 записи, а выходы 22 - суправляющими входами 5 модулей 1 соответствующего столбца матрицы.Дешифратор адреса (см. Фиг. 2) может быть разделен на несколько дешифраторов 23, один из которых введен вблок 17, а другие - в состав мультиплексоров 8,дешифраторы 23 выполнены1.на входных элементах 2 Х и элементах24 И, входы которых соединены с прямыми или обратными выходами соответ/ствующих элементов 23 . При этом элементы 24 последнего каскада дешифраторов 23 совмещаются с элементами Иблока 17 и мультиплексоров 8,Триггеры 11 регистра 12 могутиметь вторые входы 25 и входы 26упрайления, причем .выходы триггеров11 в этом случае соединяются с соответствующими шинами 16, что позволяет использовать регистр 12 в качестве регистра записываемой и считываемой информации.Устройство работает следующимобразом.В режиме записи по шинам 16 навход устройства поступает код записываемой информации, по шинам 7 - кодосновного адреса, а по шине 20признак записи. Запись производитсяв тот столбец модулей 1, код номеракоторого поступает по шинам 14 навхоц дешифратора 13. Увеличение быстродействия устройства достигаетсяза счет уменьшения задержки в блоке17 до величины задержки сигналана одном элементе 18, В режиме считы..вания по коду адреса на шинах 7 производится выборка информации из всехмодулей 1, а по коду адреса на шинах14 при помощи мультиплексоров 8 навходы триггеров 11 регистра 12 производится передача информации выбранного столбца модулей 1.Устройства, показанные на фиг, 2и 1, работают аналогично, так какблок 17 и мультиплексоры 8 в обоихустройствах функционируют одинаково.2 О Различие между этими схемами обусловлено тем, что при большом числевходов 9 мультиплексоров 8 и входов19 элементов 18 число управляющихвходов можно уменьшить за счет введед ния дешифраторов в состав этих схем,причем,эти узлы реализуются на типовых логических модулях, например500 ИД 61 и 500 ИД 64. Наличие вторыхвходов 25 и входов 26 триггеров 1"позволяет использовать регистр 12как в режиме записи, так и в режимесчитывания. При этом добавляетсяодин вспомогательный режим - занесения информации на регистр. В остальном работа устройства не отличаетсяот рабоы известных устройств,Формула изобретенияЗапоминающее устройство, содержащее матричный накопитель из запоми 4 О нающих модулях, адресные входы которых соединены с первыми адреснымишинами, информационные в оды - с ииФормационными шинами, а выходы запоминающих модулей каждой строки накопителя подключены к одним из входовсоответствующих мультиплексоров, выходы которых соединены с входами регистра информации, и дешифратор,входы которого соединены с вторыми адрес ными шинами, а одни из выходов - сдругими входами мультиплексоров,отличающееся тем, что,с целью повышения быстродействия устройства, оно содержит элементы И,одни из входов которых соединены сИ другими выходами дешифратора, другиеподключены к шине записи, а выходыэлементов И соединены с управляющимивходами соответствующих запоминающихмодулей.60 Источники информации,принятые во внимание при экспертизе1. Патент США Р 3325787,кл, 340-172,6, 1969.2. Патент США Р 3800293,д .кл. 340-172,5, 1974 (прототип).696871 Фиг. У Техр Тираж 645ИИПИ Государственнпо делам изобрете35, Москва, Ж,каз 6714/61 113 Ужгород, ул, Проектнан, 4 Патент филиал ПП актор М.Кузне го коми ий и от аушская Корректор У. Пономаре Подписиета СССРрытийнаб д. 4/