Патенты с меткой «умножения»

Номер патента: 1716504

Опубликовано: 28.02.1992

Авторы: Ковалив, Теслюк

МПК: G06F 7/49

Метки: f(х)=х, галуа, образующем, полиноме, поля, умножения, элементов

...причем входы первого1 и второго 2 регистров подключены.соответственно к входам 6 и 7 устройства, первые входь 1 элементов И 3 каждой группы 3,1,, З.в,объединены и подключены к соответствующим выходам первого 1 регистра, каждый выход второго 2 регистра подключен ксоответствующим по порядку обьединенным вторым входам группы ЗЛ, , 3.8 элементов И 3, входы блока 4 формирования частных произведений согласно нумерации подключены к выходам соответствующих элементов И 3 таким образом, что номер состоит из двух цифр, первая из которых указывает номер выхода первого регистра,а вторая цифра - номер выхода второго регистра, входящих в коньюнкцию, выходы блока 4 формирования частных произведений соединены с соответствующими входами блока 5...

Номер патента: 1716511

Опубликовано: 28.02.1992

Авторы: Ирхин, Краснобаев, Сахаров, Экста, Юмашев

МПК: G06F 7/72

Метки: модулю, умножения, чисел

...4 - первый блокэлементов ИЛИ, 5 - вход первого сомножителя устройства, 6- дешифратор, 7- группаэлементов ИЛИ, 8- элемент ИЛИ,9- второйблок элементов И, 10 - элемент НЕ, 11 первый блок элементов И, 12 - второй блокэлементов ИЛИ, 13 - выход устройства, 14 преобразователь кода. Вход 1 второго сомножителя устройства соединен с вторым входом первого блока элементов И 2 группы и с входами блоков . умножения на. константу по модулю 3 группы, выход К-го (К=1-(гп)/2, а - значение модуля) блока умножения на константу по модулю 3 группы соединен с вторым входом (К+1)-го блока элементов И 2 группы, выходы . которых. соединены с соответствующими: входами первого блока 4 элементов ИЛИ, вход 5 первого сомножителя устройства соединен с входом...

Номер патента: 1716536

Опубликовано: 28.02.1992

Авторы: Каневский, Клименко, Котов, Овраменко

МПК: G06F 15/347

Метки: матриц, умножения

...по адресу 010, В этом же такте на выходе сум. матора 5.1 формируется результат а 11 Ь 12, который принимается в регистр 6.1.В третьем такте из узла памяти 7.3 считывается Ьз 1 по адресу 000. На первый информационный вход устройства поступает 5 элемент а 1 з, который принимается в регистр 3.3 и на выходе сумматора 5.3 формируется первый элемент результирующей матрицы с 12= а 1 зЬЗ 1+ а 12 Ь 21+ а 11 Ьи, который в конце такта принимается в регистр 6.3. В этом же такте в вычислительном модуле 1.2 формируется промежуточный результат а 11 Ь 12+ а 12 Ь 22, а в вычислительном модуле - 1.1 -а 11 Ь 1 з, 8 этом же такте на первый информационный вход устройства поступает элемент 612. Дальнейшая работа устройства аналогична описанной. Последний...

Номер патента: 1718213

Опубликовано: 07.03.1992

Авторы: Дражан, Калиновский, Синьков, Тарасенко, Швец

МПК: G06F 7/49

Метки: векторов, умножения

...состоянии по сигналу 4 сброса (логическая "1") счетчик 29 и триггеры 32, Зб обнуляются, соответственно на выходах 5, 12, 13, 18 будет логический "0", а на выходах 16. 17 - логическая "1". При снятии сигнала сброса и при отсутствии сигнала 3 запуска устройство остается в исходном состоянии, Выдача сигнала 3 запуска по отрицательному фронту синхросигнала (логический "О") разрешает прохождение тактового импульса через элемент ИЛИ 28. По отрицательномуфронту этого импульса устанавливается в единицу второй триггер 36, записывая в регистр 6 множителя компоненты вектора (кватерниона) а 2, Ьг, сг, бг, установленные на входах 27, 26, 25, 24. По переднему фронту сигнала с выхода элемента ИЛИ 28 триггер 32 перебрасывается в единичное состояние, и...

Номер патента: 1727136

Опубликовано: 15.04.1992

Авторы: Вышинский, Тихонов, Фесенко

МПК: G06F 15/347

Метки: матриц, поклеточного, умножения

...2 поступают значения .разрядов элементов векторов - строк матрицы А, через третью группу информационных входов 8 на вторые информационные входы мультиплексоров 2 поступают значения разрядов элементов векторов - столбцов матрицы В, которые синхронизируются по управляющему входу мультиплексора. На выходах нечетных элементов И - ИЛИ 13 , мультиплексоров 2 образуются парыаги Ь 2, а 41 Ь 4, а 1 Ье, аг 1 Ь 2.1 и 1 и 1 и, г иа 41 Ь 42 и 1 и 1аи 1 Ьв; ; а 21 Ьг, а 41 иЬ 14, аи 1 Ьагде и - разрядность элементов матриц, 1=1,М, 1=1,М. На выходах четных элементов И-ИЛИ 13 образуются пары:а 1 Ьп, аз Ьз,., апЬь; а 1 Ьп, и 1 и 1 и, 2 иаз 1 Ь 1 завЬиа 1 Ь 2 аз 1 Ь 3 ам 1 .Ьщ.Нулевые сигналы с выходов М-го регистра ф=1,Мф) поступят на вторые входы...

Номер патента: 1728858

Опубликовано: 23.04.1992

Автор: Ковалив

МПК: G06F 7/49, G06F 7/52

Метки: конечного, поля, умножения, элементов

...1 О-триггеров являются входом сброса в нулевое состояние регистра 11 (1 г),Регистр 2 (фиг.3) состоит из а ВЯ-триггеров 9, причем входы установки в единичное состояние всех а ВЯ-триггеров 9 являются одноименными с порядковыми номерами КЯ- триггеров 9 в установочными входами регистра 2, а объединенные входы сброса всех ВЯ-триггеров 9 являются входом сброса в нулевое состояние регистра 2.Мультиплексор 41 (4 г) (фиг.4) состоит из 2 а двухвходовых элементов И 10 и п 1 двухвходовых элементов ИЛИ 11, причем первые входы первых по порядку счета п 1 двухвходовых элементов И 10 являются одноименными с порядковыми номерами двухвходовых элементов И 10 в входами первой группы информационных входов мультиплексора 41(4 г), первые входы следующих по...

Номер патента: 1730625

Опубликовано: 30.04.1992

Авторы: Евстигнеев, Кошарновский, Ревзин

МПК: G06F 7/72

Метки: позиционно-остаточной, системе, счисления, умножения, цифр

...25 30 35 40 45 50 ет величина Ьо. С выхода первого блока 5 умножения величина аоЬо поступает на первый вход второго блока 9 элементов И, пройдя который, поступает в первый сумматор 3. С выхода второго блока 6 умножения величина аоЬо поступает на первый вход пятого блока 12 элементов И, пройдя который, поступает во второй сумматор 4; Через некоторое время на устройство поступает третий тактовый сигнал по входу 27 (см. фиг.2), По этому сигналу закрываются первые информационные входы мультиплексоров 22 и 23 и открываются их вторые информационные входы. На их выходах появляются соответственно величины ао и а 1, поступающие на первые входы соответственно блоков 5 и 6 умножения, на вторые входы которых поступают величины Ьо и Ь 1. На выходах...

Номер патента: 1732341

Опубликовано: 07.05.1992

Автор: Тарануха

МПК: G06F 7/52

Метки: умножения

...( 1 2)(341(ИЭ 2)(З 4)ф 1 Ьф 2 УО 1 Эуфф+ф 2 фЭ О 24ЧМЭ 44, о 2 озМ 4Р г = фг 0 Э 0 4где а 1, а 2, аз, а 4 - одноименные разрядычастичных произведений;( Ро, ф 1, ф 2) - позиционный код разрядного частичного произведения. На фиг.1 изображено устройство для умножения; на фиг.2 - узел одноразрядного суммирования; на фиг,3 - четырехвходовый одноразрядный сумматор. Устройство (фиг.1) содержит информационный вход 1 приема множителя, информационные входы 21-217 приема параллельным кодом множимого, первый тактовый вход 31 приема двух импульсов,второй тактовый вход 32 приема импульсов, вход 4 установки в "0", элемент 51 задержки с запоминанием знакового разряда множителя, регистр 52 множителя, триггер 5 з, элемент И-ИЛИ 54 преобразователя...

Номер патента: 1735842

Опубликовано: 23.05.1992

Автор: Фесенко

МПК: G06F 7/52

Метки: умножения

...разрядного сдвигового уп 2равляющего регистра 3 будет записано единичное значение. а, Ь а, Ь-+ - 4.2 а, Ь, - -+2 -- , + г 2 а, Ь - -+ - -+ 3 г. 2 Ь - + 2а- -+12 Ь , а Ъ2 2- Ф .-- -+а2 25 а., Ъ , а Ь- -ф а. Ьа, Ь,-з + - + -2 2 2а. Ь, а., Ь2+ + - ф,30На основных 7 и дополнительных1 О сумматорах, полусумматорах 6,8и 11 и с помощью элемента ИЛИ 9 компоненты -го частичного произведениясуммируются со значениями (-1)-й З 5 промежуточной суммы В 2 и-разрядныйрегистра 12 результата записываетсязначение д-й промежуточной суммы.иВ м такте одновременно со сдви 2гом инФормации в первый разряд и-разрядного сдвигового регистра 1 множителя будет записано значение старшего разряда а множителя А, в и-йразряд - значение младшего разряда45 аи...

Номер патента: 1735843

Опубликовано: 23.05.1992

Автор: Ледянкин

МПК: G06F 7/52

Метки: разрядных, умножения, чисел

...блока 5 суммирования. 1735843передачу в блок 5 суммирования 1-хчастичных произведений, сформированных в обоих регистрах сомножителей,Управляющие сигналы, которые поступа 5ют с входа 11 синхронизации устроистыва на третьим входы обеих групп элементов И в зависимости от состоянияпервого 7 и второго 8,триггеров, которые своими выходами подключены квторым входам элементов И обеихгрупп, осуществляют передачу в блок5 суммирования частичных произведений, сформированных в регистрах первого 1 и второго 2 сомножителей, выходы которых соединены с первыми входами элементов И, Таким образом, цастицные произведения от кода множимого (А), сФормированного на регистре2 О первого 1 сомножителя, заносят вблок 5 суммирования на противофазе(1;) и при...

Номер патента: 1737463

Опубликовано: 30.05.1992

Авторы: Косьянчук, Лиходед, Тиунчик, Якуш

МПК: G06F 15/347

Метки: вектор, матрицы, умножения

...подается содержимое у,регистра 30+1-го, на второй вход сумматора29 подается содержимое у регистра 301 и навыходе которого формируется значение У+40.у, которое записывается в регистр 302 иподается на выход 33,Рассмотрим работу устройства для случая п = 6 и гп = 3, Структура устройства иорганизация входного и выходного пото 45 ков данных представлена на фиг, 2. Навход 2 постоянно подается нулевое значение. На вход 4 в моменты времени == ик+ т - 1(К=О, и/п - 1) подается сигнал1, в остальные моменты времени -50 сигнал а= О,В таблице приведены состояния регистров, триггеров и значения на выходе сумматоров вычислительных модулей 71, 72, 7 зи 74, а также значения на выходе 8 устрой 55 ства.Рассмотрим работу устройства при формировании...

Номер патента: 1741128

Опубликовано: 15.06.1992

Авторы: Матясова, Чайковский

МПК: G06F 11/08, G06F 7/52

Метки: контролем, умножения

...которой расположена отбрасываемая часть этого поля (фиг,З), Все отбрасываемые разряды имеют вес, меньший, чем у разряда с номером в, т,е. условие сохранения точности результата соблюдается. Отбрасываемая часть представляет собой совокупность (-1) параллелограммов,обозначенных Р, Р,Рн, Численное значение каждого параллелограмма - сумма кодов, заключенных внутри него - равно произведению групп разрядов сомножителей, образующих его стороны. Например, Р 1= А; В 2, Р 2 рас о произведению кода, составленного из АиЧисленное значение всей отбрасываемой части Рч представляет собой сумму численных значений параллелограммов: Р = А Вг+ С(Аь 1, А 1) Вз++ С(А 2, Аз,А) Вь Р = А В - АВ 2 - С(Аь 1), АВзв С(А 1, А 2 А) В 1- Рд Следовательно, для...

Номер патента: 1741129

Опубликовано: 15.06.1992

Авторы: Меховский, Супрун, Сычев, Шапкин

МПК: G06F 7/52

Метки: умножения, чисел

...элемента И 18, а информационный вход - с входом 27 адреса устройства, информационный вход 34 которого соединен с информационным входом счетчика 3 циклов, выход которого соединен с вторым входом элемента ИЛИ-НЕ 21, выход формирователя 2 адреса соединен с адресным входом операционного блока 1, выход младшего разряда множителя которого соединен с вторым выходом 33 условия ветвления устройства и информационным входом триггера 7 выдвигаемых разрядов множителя, синхровход которого соединен с выходом первого элемента НЕ 22 и синхровходами триггера 9 частичных произведений и триггера 10 переноса, выход которого соединен с третьим входом первого элемента 2 И-ИЛИ 12, второй вход которого соединен с десятым выходом регистра 4 микрокоманд,...

Номер патента: 1746377

Опубликовано: 07.07.1992

Авторы: Шостак, Яськевич

МПК: G06F 7/52

Метки: умножения, чисел

...ХУ, изображен в виде матрицы точек, Фиг.З иллюстрирует процесс суммирования в блоке 2 массива слагаемых, показанного на фиг.2. Суммирование осуществляется по так называемому "экономичному" алгоритму сворачивания пятнадцатирядного кода к шестирядному с использованием одноразрядных двоичных сумматоров и полусумматоров. Те двоичные разряды слагаемых массива, которые обрабатываются одним и тем же одноразрядным двоичным сумматором или полусумматорами, обведены овальной линией, Как видно на фиг.З преобразование исходного пятнадцатирядного кода к шестирядному осуществляется на три шага - , В результате этого на выходах 16 и 17 блока 2 формируютсяв шестирядном коде старшая и младшая 2"- 256-ричные цифры его разрядного произведения, На...

Номер патента: 1751748

Опубликовано: 30.07.1992

Авторы: Дрозд, Егорова, Полин

МПК: G06F 7/52

Метки: комплексных, умножения, чисел

...с мнимыми частями вовтором блоке 12 умножения начинают перемножаться действительная часть Ч 1 множителя и мнимая часть Р 2, множимого, а в 50следующем такте - действительная часть р 1множимого и мнимая часть Ч 2 множителя.Таким образом, с выхода первого блока11 умножения на вход первого блока 13сложения поступают составляющие действительной части результата Р 1 Ч 1 и /ЪЧг, с выхода второго блока 12 умножения навход второго блока 14 сложения поступаютсоставляющие мнимой части результата/Ь Ч 1 и 31 Ч 2, Через второй коммутатор 10на выход устройства выдается результат в виде последовательности действительной и мнимой частей,Управляет работой устройства блок 8 управления, который вырабатывает управляющие сигналы для коммутаторов 9 и...

Номер патента: 1751780

Опубликовано: 30.07.1992

Авторы: Березовский, Лосев

МПК: G06F 15/347

Метки: вектора, матрицу, процессор, размером, умножения

...- по модулю числа й,Счетчик 35 с двумя коэффициентами пересчета в режиме 1 выполняет счет по модулю числа (М+1), а в режиме 2 - по модулючисла (Я+1). Счетчик 34, 35 реализуются поизвестным схемам,Коммутаторы 38, 39 соединяют в режиме 1 первый вход с выходом, а в режиме 2 -второй вход с выходом.Сигнал на выходе коммутатора 38 предназначен для синхронизации подачи коор динат вектора Х, сигнал на выходе коммутатора 39 предназначен для синхронизации выдачи координат выходного вектора У. В качестве этих коммутаторов могут и с пользоваться мультиплексоры 555 П 11.Блок 13 В КМ осуществляет выдачу коэффициентов матрицы на соответствующие входы ПЭ, а также синхросигнала на вход 23 блока 12 УС. Блок может быть выполнен как ПЗУ с двумя...

Номер патента: 1753471

Опубликовано: 07.08.1992

Авторы: Бобровский, Марчук

МПК: G06F 7/52

Метки: умножения

...округления; который посигналу навыходе 19 блока 8 через третий элементИЛИ 9 принимается в регистр 6, Затем посигналу на выходе 21 блока 8 на сумматоре5 производится сложение содержимого регистра 6 с содержимым регистра 7, сдвинутым с помощью косой передачи. Врезультате округлений и-разрядный результат оказывается в и младших разрядов регистра 7,Рассмотрим процесс округления болееподробно,Пусть п = 8 и р = 2, Пусть в результатевыполнения последовательности Операцийумножения получилась следующая последовательность двоичных кодов Ъ. Пусть послепервого умножения получается код У 1 = 0,0110 1100, 1100 0010. Тогда в процессе умножения выходной сигнал ВЯ-триггера 13 принимает единичное значение, так как в семи младших разрядахсрабатываемой...

Номер патента: 1756883

Опубликовано: 23.08.1992

Автор: Ковалив

МПК: G06F 7/49

Метки: конечных, полей, умножения, элементов

...= ; Ьяхч необходимо на каждыйа=о(и-гп+1+р)-й вход устройства коэффициентов первого сомножителя и на каждый (ц+1)-й вход устройства коэффициентов второго сомножителяподать импульсные сигналы, соответствующие коэффициентам ар и Ьп соответственно, а на остальные входы устройства - подать сигналы низких уровней. При этом, на (и-п 1+1+р)-тых выходахрегистра 1 и (о+1)-тых выходах регистра 2; для которых ар и Ья равны единице, сформируются сигналы высоких уровней соответственно.Дальше на выходах блоков 5,7, 8, 10, 11 и 12 формируются сигналы, соответствующие логике их работы.Процедура 4,Для выполнения устройством операции умножения элементов тото же поля ОГ (2"), на которые уСтройство настроено, необходимо сначала сбросить в нулевое...

Номер патента: 1758644

Опубликовано: 30.08.1992

Авторы: Левков, Лученко, Шапкин

МПК: G06F 7/52

Метки: запятой, умножения, фиксированной, чисел

...операционный блок 1 содержит Тс)ККО арифЛ 10 тис(ЕСК 1 Е 1:одуп 1 43).5 - 16.8 С пятого по Восьмой и Второй Г 5,301; 45 ускоренного и(. реоса, причем первые г)ходы арифметических модулей 413.5-463.8 с 1)я)ого по Восьмой Обьедицень; и соед 13 е ы с Вторьм входом 40.5 считывания операционного блока 1, входы первой, второй и третьей групп арифметических модулей 46.5-46.8 с пятого по восьмой соединены соответственно с информационным входом 33, ьходом адреса и входолг 41 микроопераций операционного блока 1, вторые входы арифметических модулей 46.5-46.8 с пятого по Восьмой соединены с вторым входом синхронизации операционного блока 1, информационные выходы арифметических модулей 46.5 - 46,8 с пятого по восьмой соединены с вторым...

Номер патента: 1765839

Опубликовано: 30.09.1992

Авторы: Дрозд, Егорова, Полин

МПК: G06F 7/52

Метки: двоичных, умножения, чисел

...значением" К, а также сигналы с выхода второго разряда переноса сумматора 5, сигналы с выходов нечетных разрядов переноса первого сумматора 6, задержанные на регистрах 7 группы, А на одноразрядном сумматоре 6 складываются конъюкции, имеющие одинаковые в такте весовые функции с четным значением К, а также сигнал с выхода первого разряда переноса второго сумматора 5, сигнал с третьего разряда переноса второго сумматора 5 и сигнал со второго разряда переноса первого сумматора 6, задержанные на регистрах 7 группы.Сигналы с выходов суммы одноразрядных сумматоров 5 и 6 поступают на информационные входы сдвиговых регистров 14, 15, в которых под действием синхроимпульсов информация сдвигается с выходов четвертого разряда, в зависимости от знака...

Номер патента: 1767502

Опубликовано: 07.10.1992

Авторы: Елфимова, Коломейко, Мороз-Подворчан, Петущак

МПК: G06F 15/347

Метки: матриц, разреженных, умножения

...матрицы В, входы 43, 44 блока управления, соединенные соответственно с управляющей шиной записи и тактовой шиной устройства, информационныее выходы 45-47 результирующей матрицы С.Блоки устройства соединены следующим образом,Входы 37 - 39 устройства соединены соответственно с первым, вторым, третьим входами первого запоминающего блока 1 и с первыми входами соответственно групп элементов И 16, 17, 18, вторые входы которых соединены с вторым выходом блока 36 управления, Первый, второй, третий выходы первого запоминающего блока 1 и выходы групп элементов И 16, 17, 18 обьединены соответственно группами элементов ИЛИ 27, 28, 29, выходы которых соединены соответственно с первым входом регистра 4 элементов первой матрицы, первым...

Номер патента: 1770960

Опубликовано: 23.10.1992

Авторы: Прохоров, Шатилло, Явиц

МПК: G06F 7/52

Метки: умножения

...в разных радах частично компенсируют друг друга, полнаяошибка результата. вычислений уменьшается,Применение такого подхода вызывает вобщем случае появление ошибки, изменяющейся в зависимости от величины операндов от максимальной "со знаком минус" домаксимальной "со знаком плюс", со средним значением, равным нулю,Максимальная ошибка "со знаком минус" получается, когда максимальное число"со знаком плюс", т,е. когда разряд част 1 чного произведения каждоо ряда в весе 2 ЗОравен. нулю, а возможно большее число разрядов с меньшими весами этого частичногопроизведения равно единице, Этот случайотражен на фиг.4. Кружками обведены разряды частичных произведений, которые в 35сумме создают ошибку.Для определения величины ошибкисуммируют...

Номер патента: 1774337

Опубликовано: 07.11.1992

Авторы: Дрозд, Полин, Попов

МПК: G06F 11/08

Метки: двоичных, модулю, три, умножения, чисел

...этих столбцов и строк символов "Х" обозначены соответствующие конъюнкции. Коньюнкции К = 10 младших разрядов полного произведения не участвуют в вычислении 22-разрядного результата и их контрольный код по модулю три должен быть учтен в данном устройстве. В полной матрице коньанкций выделены ромбовидные фрагменты, обозначенные в порядке убывания площадей а, Ь, с, д, е, Коньюнкции 2,10, 4.8, 6,6, 8.4, 10.2 (первым стоит разряд множимото, вторым - множителя) обьединены во фрагмент 1,Контрольный код отбрасываемой частиразрядов вычисляется как алгебраическая,сумма контрольных кодов фрагментов:а- Ь+ с-б+ е. Контрольные коды фрагментов а, Ь, с, б, е подсчитываются узлами 10,1, 10.2, 10,3, 10.4, 10.5 умножения по модулю три группы...

Номер патента: 1774347

Опубликовано: 07.11.1992

Авторы: Косьянчук, Лиходед, Соболевский, Якуш

МПК: G06F 15/347

Метки: матриц, умножения

...При этом на выходу умножителя 13 формируется значение аЬ, на выходе сумматора 14 - значение С+аЬ, которое выдается на выход 24, Элемент а задерживается на итакт регистрами 191(1=1, и) и выдается на выход 23. Элемент Ь задерживается на два такта регистрами 15 и 16 и выдается на выход 22, Управляющий сигнал т задерживается триггером 20 на один такт и выдаетея на выход 25.лЭлементы ац, Ьц и Сц подаются соответственно на входы 2, 1 и 3 устройства в моменты временибац =+(1-1)п;сьц =(р)(-1)+1+2(с 1-1)+О)М;(й)тсц =(р)(п)(-1)п-с 1-2,На вход 4 управляющий сигнал г=1 подается в моменты времени (р)(п)-(с 1-1)+ +(-1)п, в остальные моменты времени - управляющий гигнал =0На выходе 7 устройства элементы Сцвыдаются в моменты времени30 35 40 Период...

Номер патента: 1777134

Опубликовано: 23.11.1992

Авторы: Шостак, Яськевич

МПК: G06F 11/00, G06F 7/52

Метки: отказоустойчивое, умножения, чисел

...например, как это ,показано на фиг.З. В этом случае для коммутации 4-разрядного множимого с информационного входа коммутатора 5 на шесть его выходов 15(для использования вустройстве . с четырьмя основными и двумя резервными операционными блоками) коммутатор 5 со-, держит 28 двухвходовых элементов И 28- 32, 9 двухвходовых элементов ИЛИ 33-36 и один четырехвходовый элемент ИЛИ 37.Блок 6 управления подключением резерва предназначен для выдачи управляющих сигналов на прерывание работы устройства при отказах основных и резервных блоков 1(2), на отключение отказавшихблоков 1(2) и подключение в работу резервных блоков 2, на перекоммутацию разрядов множимого между рабочими блоками 1(2), а также для выдачи сигнала об отказе устройства после...

Номер патента: 1781679

Опубликовано: 15.12.1992

Авторы: Заболотная, Красиленко

МПК: G06F 1/04, G06F 15/347

Метки: изображений, картин, квадратных, матриц, умножения

...часть од 2 гп,(и+ 1)-й картинный оптический выход 12 .картинного накапливающего сумматора 7 30является выходом переноса,Для восстановления вида исходных матри ц А = а) и В == Ь 1 ( = 1 в; ) = 1, . в) впервом 1 и втором 2 ДРС следует осуществить в-ый такт циклического параллельного 35сдвига на один дискрет соответственно вле. во и вверх без дальнейшей обработки полученных в результате этого матрицкартин-изображений.Заявленное устройство позволит выполнить и операцию перемножения ттоанспортированной матрицы А = а) "наматрицу В = Я ( ,1, е, ) = 1,гп),Особенностью функционирования устройства в этом случае является необходимость 45осуществления тактов циклического параллельного сдвига на один дискрет вверх; а невлево, как в случае...

Номер патента: 1783519

Опубликовано: 23.12.1992

Авторы: Кряжев, Подрубный

МПК: G06F 7/52

Метки: двоичных, разрядных, умножения, чисел

...коммутаторовпри работе устройства, представленнаяна фиг. 12, поясняет работу коммутатора.Устройство для умножения 8-разрядныхдвоичных чисел (фиг. 1) включает регистрмножимого 1, сдвиговый регистр множителя 2, распределитель 3 сигналов, блок перемножения 4 два блока суммированиячастичных произведений 5 и 6, коммутатор7 и 7-разрядный регистр 8 задержки, причемвход множителя 9 устройства соединен синформационным входом сдвигового регистра множителя 2, выходы 2,1-2,8 сдвигово-,го регистра множителя 2 соединенысоответственно со входами 4 Л,8 разрядов множителя блока перемножейия 4, входмножимого 10 устройства соединен с информационными О-входами триггеров 1.11,8 регистра множимого 1, входы Чразрешения записи которых соединены соответственно...

Номер патента: 1784973

Опубликовано: 30.12.1992

Авторы: Акулова, Органов, Сурду

МПК: G06F 7/52

Метки: двоичных, умножения, чисел

...+ 1)-ю пару разря 17 разрядов регистра 2 формируются логи- дов, то количество тактов умножения равноческие сигналы первого и второгодвойчных . и/2 + 1,разрядов множителя, которые поступаЮт Блок 13 (фиг, 2) формирования пардво на входы элементов И 4, 5, 8. а также на 50 ичных разрядов утроенного значения мновторой 26 и третий 27 входы блока 13. Нажителя представляет собой параллельныйвыходе 15 нулевого разряда регистра 2 вдвухразрядный двоичный сумматор, Онпервом такте присутствует сигнал логиче-: . формирует очередную пару двоичных разского нуля, который подается на входы эле- рядов кода утроенного значения мйожителяментов И 7 и на первый вход 25 блока 13, 55 путем суммирования очередных пар двоичБлок 13 формирует на своих выходах 18 и...

Номер патента: 1789981

Опубликовано: 23.01.1993

Авторы: Шостак, Яськевич

МПК: G06F 11/00, G06F 7/52

Метки: умножения

...одного отказа блоков 1 могут быть образованы две группы блоков 1, поэтому вырабатываются два варианта кода на выходе 30 блока 9, причем код 100 определяет работоспособную группу блоков 1 в виде 8-7-6-5 и поступает на управляющий вход 24 блока 4, разрешая прохождение информации с выхода 23 пятого блока 1 через группы элементов И 45 и ИЛИ 41 на информационный вход блока 5 задержки; кроме того - этот код определяет величину начального сдвига множимого в 1002=4 разряда. Код 000 на выходе 30 блока 9 устанавливает работоспособную группу блоков 1 в виде 4-3-2-1 и поступает на управляющий вход 24 блока 4, разрешая прохождение информацйи с выхода 23 первого блока 1 через группы элементов И 49 и ИЛИ 41 на информационый вход блока 5 задержки,...

Номер патента: 1790785

Опубликовано: 23.01.1993

Авторы: Выжиковски, Каневский, Клименко, Овраменко

МПК: G06F 15/347

Метки: матриц, умножения

...з. На входы умножителя 11.1.1 вычислительного модуля 2,1.1 поступают элементы б 11 и с 11, где происходит умножение б 11 с 1; и произведение поступает в сумматор 13.1,1, где складывается с нулем и записывается в регистр 14.1,1, В регистр 12.1.1 записывается элемент с 22, а элемент с 11 передается в вычислительный модуль 2.2,2 и записывается в регистр 12,2,2, В сумматоре 7,2,2 вычислительного модуля 1,2,2 получаем а 21 Ь 11+а 22 Ь 21+а 2 зЬз 1 = б 21 и элемент б 21 записывается в регистр 10.2,2, С выхода сумматора 7,2.3 вычислительного модуля 1,2,3 получаем а 21 Ь 1 з+а 22 Ь 2 з и эта сумма записывается в регистр 8,2,3, В регистры 4,2,3 и 5.2,3, Записываются а 2 з и Ьзз, В сумматоре 13,2.1 вычислительного модуля 2.2.1 получаем сумму б 22...