Устройство для умножения матриц

СОЮЗ СОВЕТСКИХСОЦИЛЛИСТИЧЕСКИРЕСПУБЛИК 4347 А п 3) 06 Г 15/3 ОБРЕТЕНИ 1:: АНИ АВТОРСКОМУ СВИДЕТЕЛ ЬСТВУ 2.В,Косьянч СССР1990.СССР10.05.89 54) УСТРОЙСТВО ДЛЯ УМНОЖЕНИЯ МАТРИЦ гф ГОСУДЛРСТВЕЯ ЫЙ КОМИТЕТПО ИЗОБРЕТЕНИЯМ И ОТКРЫТИЯПРИ ГКНТ СССР(57) Изобретение относится к вычислительной технике и может быть использовано в высокопроизводительных специализированных вычислительных машинах и устройствах обработки сигналов для перемножения плотной (пхп)-матрицы на ленточную матрицу, Цель изобретения - повышение быстродействия устройства. Цель достигается тем, что устройство содержит с первого по третий 1 - 3 информационные входы, вход 4, синхровход 5, вычислительный модуль 6 (1= =1, р+9-1), Выход 7, 2 ил.Изобретение относится к вычислительной технике и может быть использовано в высокопроизводительных специализированных вычислительных машинах и устройствах обработки сигналов для перемножения 5 плотной (пхп)-матрицы на ленточную матрицу.Цель изобретения - повышение быстродействия устройства.На фиг. 1 представлена структурная 10 схема устройства для умножения матриц; на фиг. 2 - пример схемы вычислительного модуля.Устройство для умножения матриц(фиг. 1) содержит первый 1, второй 2 и третий 3 15 информационные входы, вход 4, синхровход 5, вычислительные модули 61 (1=1, р+с 1-1) и выход 7,Вычислительный модуль (фиг. 2) содержит первый 8, второй 9 и третий 10 инфор мационные входы, первый 12 и второй 11 входы синхронизации, умножитель 13, сумматор 14, регистры 15. 16, 17, 18 и 191 (1=1,п), триггер 20, элемент И 21, первый 22, второй 23, третий 24 и четвертый 25 25 выходы,В основу работы устройства положен алгоритм перемножения плотной (пхп)-матрицы Л на ленточну 1 о матрицу В, основанный на рекуррентных соотношениях 30(Я 1) Сц= С 1),р =гп 1 п(п, р+)-1), Ц=1,п,При описании работыттстроистаа ааав "Рщу Ваь-а м Р",нн, д (1=Ьц при 1=1 пах(1,)-ц+1), п)1 п(п,)+р), )=1,п в остальных случаях Ьц=0.Вы 1 ислительный модуль выполнен с воэможностью реализации функций1+П - 1 авых = аах1+ 2. Ьонх =. Ьвхт(1+1 11- Гах Сацх = Сох + авхЬвх 1+15ТВНХ = оВХ где а вх, Ь ах и С ах - значения соответствен 1 1 1 но на втором, первом и третьем информационных входах вычислительно(о модуля на 1-м такте;тсц =(р)(п Рассмотри ремножения ленточную мат ство содержит дулей. Время пе матрицы на п(п+р) тактов.-1) п.ту устройства для пе(4 х 4)-матрицы Л на (п=4, р=с 1=2). Устрой- вычислительных моремножения плотной (пхп)- ленточную матрицу равно 4 - значение на втором входе синхронизации вычислительного модуля на 1-м такте;1+П - 1аанх - значение на втором выходе вычислительного модуля на (1+и)-м такте;1+2Ьанх - значение на первом выходе вычислительного модуля на (1+2)-м такте;1+1Свых - значение на третьем выходе вычислительного модуля на (1+1)-м такте;1+1танх - значение на четвертом выходе вычислительного модуля на (1+1)-м такте;1=0,п- параметр, определяемый алго- ритмом.Вычислительный модуль работает следующим образом.На 1-м такте элементы а, Ь и С матриц подаются соответственно на входы 9, 8 и 10 и записываются соответственно в регистры 191, 15 и 17, Кроме того, при подаче на вход 11 единичного сигнала элемент И 21 отк 1)ывается и разрешается запись элемента Ь в регистр 18. При этом на выходу умножителя 13 формируется значение аЬ, на выходе сумматора 14 - значение С+аЬ, которое выдается на выход 24, Элемент а задерживается на итакт регистрами 191(1=1, и) и выдается на выход 23. Элемент Ь задерживается на два такта регистрами 15 и 16 и выдается на выход 22, Управляющий сигнал т задерживается триггером 20 на один такт и выдаетея на выход 25.лЭлементы ац, Ьц и Сц подаются соответственно на входы 2, 1 и 3 устройства в моменты временибац =+(1-1)п;сьц =(р)(-1)+1+2(с 1-1)+О)М;(й)тсц =(р)(п)(-1)п-с 1-2,На вход 4 управляющий сигнал г=1 подается в моменты времени (р)(п)-(с 1-1)+ +(-1)п, в остальные моменты времени - управляющий гигнал =0На выходе 7 устройства элементы Сцвыдаются в моменты времени30 35 40 Период ввода элементов матри очередной задачи перемножения равен и тактов,Если на вход 3 устройства подавать( 1)С ФО, то реализуется матричная операция вида С+АБ,Формула изобретения Устройство для умножения матриц, содержащее (р+ц) вычислительных модулей (где р и о - соответственно число ненулевых элементов в первом столбце и первой строке ленточной матрицы), причем первый информационный вход первого вычислительного модуля подключен к первому информационному входу устройства, второй информационный вход(р+ц)-го вычислительного модуля подключен к второму информационному входу устройства, первый вход синхронизации которого подключен к первым входам синхронизации всех вычислительных модулей, первый выход и второй информационный вход 1-го вычислительного модуля (где 1=1, , р+о) подключены соответственно к первому информационному входу и второму выходу (+1)-го вычислительного модуля, о т л и ч аю щ е е с я тем, что, с целью повышения быстродействия устройства, третий информационный вход и второй вход синхронизации первого вычислительного модуля подключены соответственно к третьему информационному входу и к второму входу синхронизации устройства, третий и четвертый выходы 1-го вычислительного модуля подключенй соответственно к третьему информационному и к второму входу синхронизации (1+1)-го вычислительного модуля, третий выход (р+о)-го вычислительного модуля подключен к выходу устройства, причем каждый вычислительный модуль со 5 10 15 20 25 держит с первого по четвертый регистры, сдвигающий регистр, умножитель, сумматор, триггер и элемент И, при этом в каждом вычислительном модуле первый информационный вход вычислительного модуля подключен к информационным входам первого и второго регистров, выходы которых подключены соответственно к информационному входу третьего регистра и к первому информационному входу умножителя, выходы которых подключены соответственно к первому выходу вычислительного модуля и к первому информационному входу сумматора, второй информационный вход которого подключен к выходу четвертого регистра, второй информационный вход вычислительного модуля подключен к информационному входу сдвигающего регистра, информационный выход и выход переноса которого подключены соответственно к второму информационному входу умножителя и к второму выходу вычислительного модуля, третий информационный вход которого подключен к информационному входу четвертого регистра, выход сумматора подключен к третьему выходу вычислительного модуля, второй вход синхронизации которого подключен к информационному входу триггера и к первому входу элемента И, выход которого подключен к входу записи/считывания второго регистра, выход триггера подключен к четвертому выходу вычислительного модуля, первый вход синхронизации которого подключен к входам записи/считывания первого, третьего и четвертого регистров, к входу синхронизации триггера, к второму входу элемента И и к управляющему входу сдвигающего регистра.1774347 Корректор С. Пекар Редактор Тираж Подписноедарственного комитета по изобретениям и открыти 113035, Москва, Ж, Раушская наб 4 И Проиаеодстеенно.иадатеаьский коиринат "Патент",г. Уктгород, Ул,Гагарина аз 3928 ВНИИП оставител ехред М.М В. Якуш ргентал