Петущак

Номер патента: 1837321

Опубликовано: 30.08.1993

Авторы: Елфимова, Коломейко, Мороз-Подворчан, Петущак

МПК: G06F 15/347

Метки: матриц, перемножения

...15 и 16 и группу сумматоров 17, элемент задержки 14, содержащий (и) последовательно соединенных регистров для выравнивания временных задержек результатов операции, получаемых в процессорных блоках с целью одновременной подачи их в выходные регистры 5. Все выходы регистров блока 14 тактируются единым синхросигналом, поступающим на регистры через каждые и тактов. При этом данные передаются от одного регистра к другому.Блоки устройства соединены следующим образом. ИнФормационные входы устройства 6 и 7 соединены соответственно со вторыми входами мультиплексоров 4 каждого процессорного блока 1.1-1,п и вторым входом узла умножения 3 первого процессорного блока 1.1, входы блока 2 управления 8, 9 и выход 10 соединены соответственно с...

Номер патента: 1767502

Опубликовано: 07.10.1992

Авторы: Елфимова, Коломейко, Мороз-Подворчан, Петущак

МПК: G06F 15/347

Метки: матриц, разреженных, умножения

...матрицы В, входы 43, 44 блока управления, соединенные соответственно с управляющей шиной записи и тактовой шиной устройства, информационныее выходы 45-47 результирующей матрицы С.Блоки устройства соединены следующим образом,Входы 37 - 39 устройства соединены соответственно с первым, вторым, третьим входами первого запоминающего блока 1 и с первыми входами соответственно групп элементов И 16, 17, 18, вторые входы которых соединены с вторым выходом блока 36 управления, Первый, второй, третий выходы первого запоминающего блока 1 и выходы групп элементов И 16, 17, 18 обьединены соответственно группами элементов ИЛИ 27, 28, 29, выходы которых соединены соответственно с первым входом регистра 4 элементов первой матрицы, первым...

Номер патента: 1656560

Опубликовано: 15.06.1991

Авторы: Елфимова, Коломейко, Мороз-Подворчан, Петущак

МПК: G06F 15/347

Метки: матриц, разреженных, умножения

...в вычислительный блок 10 через блоки 18 и 19 элементов И.Если числа по этому адресу не оказалось в блоке 3 памяти, о чем свидетельствует нулевое значение кода в регистре 5, то сигнал с выхода регистра 5 через элемент ИЛИ 28 запирает блоки 18 и 19 элементов И. Из блока 2 памяти считывается следующий элемент массива чисел в регистры 7 - 9. Окончание первого столбца массива чисел, записанного в блоке 2 памяти, определяется появлением нулевого кода в регистре 8, сигналы с выхода которого, проходя через элемент ИЛИ 27 и элемент НЕ 31, открывает блоки 20 - 22 элементов И, и осуществляется передача числа с из вычислительного блока в регистр 11 через блок 20 элементов И, значения индекса строки 1 элемента с 1 из регистра 5 в регистр 12 через...

Номер патента: 869751

Опубликовано: 07.10.1981

Авторы: Павленко, Петущак

МПК: A41H 43/00

Метки: вычерчивания, контуров

...наИ иилекале в, и-го размера,роста,Х , У, - координаты к точки наЧбазовом лекале.Все исходные данные наносятся наперфоленту в закодированном виде.цифровое значение 5 Х, считанноес перфоленты фотосчитывателем, пЬступает на дешифратор б, а затем навычислительный блок 13, где происходит умножение 5 к и (величина и задается на регистре 15 задания ростаЙ) в соответствии,с формулой 1. Результат умножения поступает в регистр 15 (кЬ Х ), предназначенныйдля накопления значения Хи". ПослеЗ 5 считывания с перфоленты значение гхпоступает в вычислительный блок 13,где происходит умножение г, в (величина щ задается на регистре 15 задания размера К). К результату умно 40 жения прибавляется содержимое КЬ Харезультат остается в блоке 13. Затем с...

Номер патента: 799134

Опубликовано: 23.01.1981

Авторы: Елфимова, Коломейко, Мороз-Подворчан, Петущак

МПК: H03K 13/24

Метки: кода, расширения, сжатогодвоично-десятичного

...шиной, а пятая и шестая входные шины подключены соответственно к пятой и шестой выходным шинам устройства, выход второго элемента И соединен с седьмой выходной шиной, а второй вход второго элемента ИЛИ подключен к четвертой входной шине устройства, второй вход третьего элемента ИЛИ соединен с третьей входной шиной, а седьмая входная шина непосредственно подключена к восьмой выходной шине устройства.На чертеже представлена функциональная схема устройствааля расширения сжатого двоично-десяти щого кода.Устройство аля расширения сжатого двоично-десятичного кода содержит входные шины 1-7, элементы 8-9 НЕ, элементы 10-12 ИЛИ, элементы 13-17 И и выходные шины 18-28.Устройство для расширения сжатого авоично-десятичного кода работает...

Номер патента: 748409

Опубликовано: 15.07.1980

Авторы: Павленко, Петущак

МПК: G06F 7/39

Метки: двоичнодесятичных, умножения, чисел

...блока 1 уд воения множимого через блок сдвига на сумматор частичных произведений со сдвигом на один десятичный разряд влево. В результате последующего анализа тетрвд множителя обнаруживаются единицы . в 25 третьей и пятой тетрадах и множимое передается на сумматор частичных произведений со сдвигом соответственно на два и четыре десятичных разряда влево. После нахождения всех тетрад множителя, со держащих единицы в разряде 2, БООЦо дает разрешение на проведение второго цикла умножения. В начале второго цикла по сигналу 35 БООЦ 5 осуществляется удвоение содержимого блока 1 удвоения множимого. Удвоение осуществляется сдвигом кода множимого на один двоичный разряд влево и последующей коррекцией полученного при 40 сдвиге числа, Коррекция...

Номер патента: 607213

Опубликовано: 15.05.1978

Авторы: Коломейко, Мороз-Подворчан, Петущак

МПК: G06F 17/14

Метки: алгоритма, быстрого, преобразования, реализации, фурье

...комплексных чисел не усложняет окончательную обработку результатов преобразования для вычисления амплитудного спектра.Структурная схема предлагаемого устройства представлена на чертеже и содержит вы. читатель 1, преобразователи 2 - О кодов, ум. ножмтелй 1 - 13 и сумматоры 14 - 18.Работает устройство следующим образом.На входы 19 н 20 устройства поступают соотяетственно коэффициенты щф и г, пред. ставленные в дополнительном коле. На вхо ды 21, 22, 23, 24 в дополнительном коде посту. пают соответственно операнды в, вг, а", зг, ко. торые прелилрпге.оромастабионь (для тго чтбы прпьол:е вычи.лительной процедуры алгоритма БПФ не бы,о пере полнения числового диапазона). Коэффициентыи фг поступают на вычитатель 1, кото. рый выполняет...

Номер патента: 537369

Опубликовано: 30.11.1976

Авторы: Дзюбенко, Ковтунович-Сошинский, Кузнецова, Кучмагра, Павловская, Петущак, Селецкая, Стародумова

МПК: G08C 9/00

Метки: объекта, положения

...устройства,Для этого в устройство введены блок образования обратного кода, блок памяти и сумматор, выход преобразователя положение - код подключен к первому входу сумматора непосредственно и к второму входу через последовательно соединенные блок образования обратного кода и блок памяти. Текущее значение прямого кода поступает в сумматор, в котором происходит сложение его с некоторой постоянной величиной. Эта постоянная величина образуется при настройке в начале работы преобразователя положение - код следующим образом. Начальное значение кода преобразователя поступает в блок обращения кода или, в частном случае, в блок образования обратного кода, затем по сигналу управления Запись заносится в блок памяти (например, регистр со...

Номер патента: 489105

Опубликовано: 25.10.1975

Авторы: Вышинский, Коломейко, Петущак

МПК: G06F 7/385

Метки: вычитатель, сумматор

...вычитатель 3 являю е;я ( б -1 ) -разряднымиВ ЕЕЗб(2 ) Р2 ), Блок Я элементов И-илисостоит из 27 элементов типа 2 ИИИЛИ,Сумматор-вычитатель работает следующим образом. 1-я сумматор 1 знякооперандов соответственно по кодовым шинам 9 и 10 иосту 11 н.т знаки операндовА и В, которые складывается по молулю"2". С выходя 13 сумматора 1 эта суммапоступает на вход блока 8 элементовИ-ИЛИ.Абсолютные величины операндов А иВ соответственно ио кодовым шинам 11и 12 поступают на двоичный сумматор 2и двоичный вычитатель 3,50С выхода 14 сумматор 2 ( П -1 )-рязрялная сумма и сигнал иереи)ся в Ц-ыйразряд поступает на блок 4. Абсол)онсявеличина первого результата на вь 1 ходеблока 4 совпадает с суммой няыхолелоичного сумматора 2, ес)ш;.)тя сулмс)не более...

Номер патента: 352275

Опубликовано: 01.01.1972

Авторы: Вышинский, Петущак

МПК: G06F 7/72

Метки: арифметическое, классов, остаточных, системе

...3. тем, атор щий еты- чис- сум- тров Вычитание. При выпо вычитания (А - В) на сумма обратный код числа В, а иь 20 остальном работа арифметиче аналогична работе при опера У множенне. Операцияацп мнении оп тор 5 пос енно (Р ского устр ции сложе умножени тупа- в), ойст арифметическ ия количесг4 -ствляется согласно выражения (А+В- (А - В)з 4=АВ ( кативная инверсия жения выполняется1 такт, Вычисляе 0 подается на вход к 2 огокотораатора б Изобретение относится к области вытельной техники и предназначено для пония арифметических устройств ЦВМ, рающих в системе счисления остаточныхсов.Известно арифметическое устройство втеме остаточных классов, содержащее двагистра числа, два регистра результатов,личный сумматор и умножитель, Причемгистры...