Устройство для умножения матриц

СОЮЗ СОВЕТСКИХСОЦИАЛИСТИЧЕСКЧХ 9) (1) ЕСПУБЛИК з 6 06 Е 15(347 ГОСУДАРСТВЕННЫЙ КОМИТЕТ ПО ИЗОБРЕТЕНИЯМ И ОТКРЫТ РИ ГКНТ СССР ИЯМПОПИСАНИЕ ИЗОБРЕ ИДЕТЕЛ Ь СТВ О Вт й институт им,ой социалистименко, С.Э. ЧЧооб, ЯузоИс 1 оп аейобз аког еб 1 пдз, чо, 131,о СССР 7, 1987, НОЖЕНИЯ МАТИзобретение относится к вычислитель- перемножаемых матриц, и бло я - аной технике и может быть использовано.в 2.составе специализированных вычислитель- Каждый вычислительный модуль(фиг, 2)ных машин, ориентированных на решение: содержит первый регистр 3, умножитель 4, О,матричных задач. сумматор 5, второй регистр 6, узел памяти ц7, блок регистров 8 и элемент НЕ 9,Цель изобретения - сокращение вппа-; Узел памяти 7(фиг.4) содержит адресуературных затрат за счет уменьшения числа, мый регистр 10, регистр 11, дешифраторы Ойвходов устройства, 12 и 13, регистры 14 и 15.На фиг, 1 изображена структурная схв-Блок управления (фиг. 4) содержит рема устройства; на фиг, 2 - функциональная гистр 16, элементы ИЛИ 17 и 18, счетчики 19схема вычислительного модуля; на фиг. 3 - и 20, дешифраторы 21 и 22, триггер 23.пример выполнения узла памяти; на фиг. 4 При реализации умножения матриц ус - функциональная схема блока управления;, тройство вычисляет выражение видана фиг. 5 - временные диаграммы, поясня- С=АВ=(а)Д (Ьп) = (сь)ющие работу блока управления,устройство тфиг. 1) содержит выиисеи- тде ие= Й во ОФтельные модули 1.1-1, К, где К- размерностьац - элемент матрицы-множимого А; к управлени(71) Киевский политехническ50-летия Великой Октябрьскческой революции(56) В.В, Чгдцпаг 1 апб О.ва 1 гх апб чес 1 ог па 30 р 11 са 1з 3 дпа Ргосеззпд. 3 ЕЕ РгосеР 1. Е, ЬЬ 6, Ос 1, 1984.Авторское свидетельствМ 1494018, кл. 0 06 Р 15(34(57) Изобретение относится к области вычислительной техники и может быть использовано в составе специализированных вычислительных машин. Цель изобретения - сокращение аппаратурных затрат за счет уменьшения числа входов устройства. Цель достигается тем, что в устройство, содержащее линейку из К вычислительных модулей (К- размерность матриц) и блок управления, предварительно записываются элементы матрицы-множителя, а матрица - множимое посгупает последовательно на первый информационный вход устройства, Одновременно с вычислением произведения одной пары матриц. на второй информационный вход устройства поступают элементы матрицы - множителя следующей пары матриц. 5 ил. а10 20 25 ройства, в каждом вычислительном модуле первый информационный вход подключен к 30 35 40 50 Ьп - элемент матрицы-множителя В;с - элемент матрицы-результата С, 1=1,М;)=1 К; и 1,8.Рассмотрим работу устройства при К=М=Я=З. На первый информационный 5 вход устройства подаются элементы матрицы А, на второй информационны вход- элементы матрицы В; причем во время умножения матриц А и В через второй информационный вход устройства загружаются элементы матрицы 6 с тем, чтобы после окончания подачи элементов матрицы А можно было начинать умножение следующей пары матриц Р и 6.Предварительно в узлы памяти 7 долж ны быть загружены элементы матрицы В по строкам (1-я строка находится в узле памяти 71) по четным адресам (триггер 23 блока управления в нулевом состоянии). В соответствии с адресами, поступающими на первый и второй адресные входы узла памяти, информация записывается соответственно в регистры 14 и 15, Кроме того, по адресу, выбранному дешифратором 13, в адресуемый регистр 10 записывается информация с выхода регистра 11.В первом такте управляющие сигналы с выходов блока управления 2 фиксируются в блоке регистров 8,1, На первый информационны вход устройства поступает элемент а 11, который принимается в регистр 3.1, Из узла памяти по адресу 101 выбирается Ь 11. В умножителе 4.1 формируется произведение а 11 Ь 11, которое поступает в сумматор 5,1 и в конце такта принимается в регистр 6.1. В этом же такте на первый информационный вход устройства поступает элемент новой матрицы 6 31 по адресу 101 (элементы матрицы 6 записываются по нечетным адресам, триггер 23 в нулевом состоянии).Во втором такте управляющие сигналы с выхода блока регистров 8.1 фиксируется в блоке регистров 8.2. На первый информационный вход устройства поступает элемент а 12, который принимается в регистр 3.2 и на 4 выходе сумматора 5,2 формируется промежуточный результат а 11 Ь 11+ а 12 Ь 21, котоРый в конце такта принимается в регистр 6.2. Элемент Ь 21 считывается из узла памяти по адресу 010, В этом же такте на выходе сум. матора 5.1 формируется результат а 11 Ь 12, который принимается в регистр 6.1.В третьем такте из узла памяти 7.3 считывается Ьз 1 по адресу 000. На первый информационный вход устройства поступает 5 элемент а 1 з, который принимается в регистр 3.3 и на выходе сумматора 5.3 формируется первый элемент результирующей матрицы с 12= а 1 зЬЗ 1+ а 12 Ь 21+ а 11 Ьи, который в конце такта принимается в регистр 6.3. В этом же такте в вычислительном модуле 1.2 формируется промежуточный результат а 11 Ь 12+ а 12 Ь 22, а в вычислительном модуле - 1.1 -а 11 Ь 1 з, 8 этом же такте на первый информационный вход устройства поступает элемент 612. Дальнейшая работа устройства аналогична описанной. Последний элемент матрицы - результата сзз формируется в вычислительной модуле 1,3 на одиннадцатом такте. На десятом такте в вычислительном модуле 1.1 начинает формироваться произведение новой пары матриц Г и 6.Формул а изобретения 1. Устройство для умножения матриц, содержащее К вычислительных модулей (К - размерность матриц), каждый из которых содержит два регистра, умножитель и сумматор, причем первый информационный вход 1-го вычислительного модуля (1=2,К) подключен к первому информационному выходу (1-1)-го вычислительного модуля, первый информационный выход К-го вычислительного модуля является выходом устпервому входу сумматора, второй вход которого подключен к выходу умножителя, первый вход которого подключен к выходу первого регистра, информационный вход которого подключен к второму информационному входу вычислительного модуля, первый информационный выход которого подключен к выходу второго регистра, информационный вход которого подключен к выходу сумматора, о т л и ч а ю щ е е с я тем, что, с целью сокращения аппаратурных затрат за счет уменьшения числа входов устройства, оно содержит блок управления, а каждый вычислительный модуль содержит блок регистров, элемент НЕ, узел памяти, причем первый и второй входы блока управления являются соответственно синхровходом и входом начальной установки адреса узла памяти устройства, первый информационный вход которого подключен к обьединенным вторым информационным входам всех вычислительных модулей, первый и третий информационные входы первого вычислительного модуля подключены соответственно ко входу логического нуля и второму информационному входу устройства, первый, второй и третий выходы блока управления подключены соответственно к разрядам, кроме младшего, входа адреса узла памяти, младшему разряду входа адреса узла памяти и входу синхронизации ввода элементов матрицы первого вычислительного модуля. вход адреса узла памяти и вход синхронизации ввода элементов матрицы 1-го вычислительного модуля подключены к одноименным выходам 1- 1-го вычислительного модуля, в каждом вычислительном модуле разряды входа адреса узла памяти, кроме младшего, млад ший разряд входа адреса узла памяти и вход синхронизации ввода элементов матрицы подключены к информационным входам соответственно первого, второго и третьего регистров блока, выход первого регистра 10 которого подключен к обьединенным первому и второму входам адреса узла памяти и разрядам, кроме младшего, выхода адреса узла памяти вычислительного модуля, младший разряд которого подключен к 15 младшему разряду первого входа адреса узла памяти, входу элемента НЕ и выходу второго регистра блока, выход третьего регистра которого подключен к синхровходу первого регистра и выходу синхронизации ввода 20 элементов матрицы вычислительного модуля, выход элемента НЕ подключен к младшему разряду второго входа адреса узла памяти, информационный вход которого является третьим информационным входом вычисли тельного модуля. второй информационный выход которого подключен к первому информационному выходу узла памяти, второй информационный выход которого подключен ко второму входу умножителя,2. Устройство по п,1, о т л и ч а ю щ е ес я тем, что блок управления содержит. регистр, два элемента ИЛИ, два счетчика, два дешифратора и триггер; причем первый вход блока управления подключен к синхровходу регистра и первым входам первого и второго элементов ИЛИ, выходы которых подключены к счетным входам соответственно первого и второго счетчиков, объединенные входы установки которых подключены к выходу регистра, информационный вход которого является вторым входом блока управления, первый выход которого подключен к выходу первого счетчика и входу первого дешифратора, выход которого подключен ко второму входу первого элемента ИЛИ, входу обнуления второго счетчика, второму выходу. блока управления, третий выход которого подключен к выходу триггера, счетный вход которого подключен ко второму входу второго элемента ИЛИ и выходу второго дешифрэтора, вход которого подключен к выходу второго счетчика,1716536 фи Заерузка иаарцца)оперануакц к вок ЪюЙКЕ фиг,Составитель К.Кухаренкоктор Т,Орловская Техред М,Моргентал Корректор 1 Л.Бе аказ 614 Тираж Подписное. ВНИИПИ Государственного комитета по.йзобретениям и открытиям 113035, Москва, Ж, Раушская наб., 4/5 Т СССР зводственно-издательский комбинат "Патент",.г. Ужгород, ул. Гагарина, 1