Устройство для умножения матрицы на вектор

СОЮЗ СОВЕТСКИХСОЦИАЛИСТИЧЕСКИХ 19) (11) СПУБЛИК 51)5 6 06 Р 15/347 ОМИТЕТОТКРЫТИЯМ ГОСУДАРСТВЕННЫПО ИЗОБРЕТЕНИЯПРИ ГКНТ СССР Р 1 РЕТЕНИЯУ ПИСА ИДЕТЕЛ ЬСТВ К АВТОРСК одел, В,В. К ук сос Аггау78, Яос 1 еа 1 сз, 197 СР 8, ЕНИЯ М области выбыть испольи/в У=уа =1 1 с =О(54) УСТРОЙСТВО ДЛЯ УМНРИЦЪ НА ВЕКТОР(57) Изобретение относитсячислительной техники и мож Изобретение относится к области вычислительной техники и может быть использовано в специализированных вычислительных машинах и устройствах обработки сигналов для умножения (п х и)-матрицы на вектор.Цель изобретения - сокращение аппаратурных затрат.На фиг. 1 представлена структурная схема устройства для умножения матрицы на вектор; на фиг,2 - то)ке, п = б, в =3; на фиг, 3 - приемр схемы вычислительного модуля первого типа; на фиг. 4 - то же, второго типа.Устройство для умножения матрицы на вектор (фиг. 1) содержит первый 1 и второй 2 информационные входы, группу информационных входов 3, первый 4 и второй 5 входы задания режима, синхровход б, вычислительные модули 71 ( = 1, в), вычислительный модуль 7 п 1+1 и выход 8. зовано в специализированных вычислителных машинах и устройствах обработки сигналов для умножения (п х и)-матрицы на вектор, Цель изобретения - сокращение аппаратурных затрат. Поставленная цель достигается тем, что устройство содержит в вычислительных модулей первого типа и вычислительный модуль второго типа, причем вычислительный модуль первого типа содержит пять регистров, умножитель, сумматор, триггер и элемент И, а вычислительный модуль второго типа содержит и + 1 регистров, сумматор, триггер и группу элементов И, Умножение (и х и)-матрицы на вектор осуществляется с помощью фиксированного числа в вычислительных модулей (ви), 4 ил., 1 табл. Вычислительныи модуль 71 ( = 1, в) (фиг, 3) содержит первый 9, второй 10 и третий 11 информационные входы, вход 12 задания режима, синхровход 13, регистры 14 - 18, ум- ф ножитель 19, сумматор 20, триггер 21, элемент И 22, первый 23, второй 24 и третий 25 выходы.Вычислительный модуль 7 п+1(фиг. 4) со-,Д держит информационный вход 26, вход 27 задания режима, синхровход 28, сумматор 29, регистры 301 (1 = 1, и + 1), триггер 31, группу элементов И 32 и выход 33.вивианаУмножение (п х и)-матрицы А = ( а 1 ) на вектор Х задается выражениями:Ф Оп+вуу= ах, 1=1, и; у=О, птщ - 1,=Ьп+1 где а - целое число (п 1и),которые определяются следующими рекуррентными соотношениями:= , и, м = 0, и тп - ;у(,"а = 0у")а = " )+ а)х), ) = Кт + 1, Ьп + п 1,-1= 1, и:у, у,ук, = уЙ + уу, у = , й 7 й:1,у (/-1) В приведенных соотношениях отношение п/п 1 - целое число, в противном случае матрицу А и вектор Х следует дополнить нулями до размерности и, при которой соотношение и/п 1 будет целым числом.Вычислительный модуль 7 ( = 1, а) обладает возможностью реализации функций:+1,- Рфв у вых = у вх+ а вх х;-р где х вх, у вх и а вх - значения соответственнона первом, втором и третьем информационных входах вычислительного модуля на -м такте;свх - значение на входе задания режима вычислительного модуля на 1-м такте;х" вых - значение на первом выходе вычислительногоо модуля на ( + 2)-м такте;у вых - значение на втором выходе вычислительного модуля на ( + 1)-м такте;а вых - значение на третьем выходе+1., а У вых = У вх+ У вх р вх, где увх - значение на информационном входе вычислительного модуля на 1-м такте;фвх - значение на входе задания режима вычислительного модуля на -м такте;ув,х" - значение на выходе вычислительного модуля на ( + 1)-м такте. Вычислительный модуль 7 ( = 1, и)(фиг, 3) работает следующим образом. Навходы 9, 10 и 11 подаются соответственноэлементы х, у и а, которые записываютсясоответственно в регистры 14, 17 и 18. При5 подаче на вход 12 единичного сигнала а= 1элемент И 22 открывается, тактовый импульс подается на синхровход регистра 16 иобеспечивается запись элемента х в регистр16. На выходе сумматора 20 формируется10 значение у+ ах, которое подается на выход24, Элемент х подается на выход 23 с задержкой на два такта. При подаче на вход 12нулевого единичного сигнала а= 0 элементИ 22 закрыт, в регистре 16 хранится ранее15 записанный элемент х при а= 1, На входы9, 10 и 11 подаются соответственно элементы х, у и а. На выходе сумматора 20 формируется значение у + а х,Вычислительный модуль 7 п+1(фиг, 4) ра 20 ботает следующим образом. На вход26 последовательно подаются элементы у( 1, 2, ), которые записываются врегистр 301, При нахождении триггера 31 внулевом состоянии группа элементов И 3225 закрыта, на первый вход сумматора 29 подается элемент у, а на второй вход - нулевое значение, на выходе сумматора 29формируется значение элемента с, котороезаписывается в регистр 302, Таким образом,30 при нахождении триггера 31 в нулевом состоянии происходит последовательная запись элементов у в соответствующиерегистры 30;. При установлении триггера 31в единичное состояние группа элементов И35 32 открывается, через которую на первыйвход сумматора 29 подается содержимое у,регистра 30+1-го, на второй вход сумматора29 подается содержимое у регистра 301 и навыходе которого формируется значение У+40.у, которое записывается в регистр 302 иподается на выход 33,Рассмотрим работу устройства для случая п = 6 и гп = 3, Структура устройства иорганизация входного и выходного пото 45 ков данных представлена на фиг, 2. Навход 2 постоянно подается нулевое значение. На вход 4 в моменты времени == ик+ т - 1(К=О, и/п - 1) подается сигнал1, в остальные моменты времени -50 сигнал а= О,В таблице приведены состояния регистров, триггеров и значения на выходе сумматоров вычислительных модулей 71, 72, 7 зи 74, а также значения на выходе 8 устрой 55 ства.Рассмотрим работу устройства при формировании элемента у 1. В вычислительноммодуле 71 на втором такте формируется зна- .чение у( )1 о = у( )10+ а 11 х 1, в вычислительноммодуле 72 на тр(етьем такте формируетсязначение у 10 = у 10+ а 12 х 2, В вычислительР) 1)ном модуле 7 з на четве(отом такте формируется значение У 1 о = у 1 о = У 2 1 о + а 1 зхз,3) (2)которое на пятом такте записывается в регистр 301 вычислительного модуля 74, а наодиннадцатом такте - в регистр 307. В вычислительном модуле 71 на вос(ь)мом тактеформируется значение у 11= у 11+ а 14 х 4,+а 15 х 5, в вычислительном модуле 7 з н адесятом такте формируется значениеу 11 - у 11 - у 11+ а 16 х 6, которое записывается на одиннадцатом такте в регистр301 вычислительного модуля 74, в которомна выходе сумматора 29 на одинна)дцато)мтактеформируетсязначениеу 1=У 1 =у 1++ у 11, которое подается на выход 8 устройства. Аналогичным образом формируются остальные элементы выходного вектора (.Последний элемент уп формируется на(2 ги + и /ги - 2)-м такте. Период ввода элементов очередной задачи умножения матрицы на вектор равен (щ + и + и /ги - 1)2тактов,Формула изобретенияУстройство для умножения матрицы навектор, содержащее и 1 + 1 вычислительныхматриц, где ги - целое число, и 1и, в1,и - размер квадратной матрицы, - шириналенточной матрицы, причем первый и второй информационные входы устройстваподключены соответственно к первому ивторому информационным входам первоговычислительного модуля, первый и второйвыходы (-го вычислительного модуля, где ) ==-1 и 1 - 1, подключены соответственно кпервому и второму информационным входам ( + 1)-го вычислительного модуля, втооой выход и 1-го вычислительного модуляподключен к информационному входу (е ++1)-го вычислительного модуля, выход которого подключен к выходу результата устройства, третий информационный вход 1-говычислительного модуля подключен к (-муинформационному входу группы устройства, синхровхор которого подключен к синхровходам всех вычислительных модулей,о т л и ч а ю щ е е с я тем, что, с цельюсокращения аппаратурных затрат, первыйвход задания режима устройства подключен к входу задания режима первого вычислительного модуля, третий выход 1-говычислительного модуля подключен к входузадания режима ( + 1)-го вычислительного модуля, второй вход задания режима устройства подключен к входу задания режима (в + 1)-го вычислительного модуля, причем каждый вычислительный модуль с первого 5 по и 1-й содержит с первого по пятый регистры, сумматор, умножитель, триггер и элемент И, причем в каждом вычислительном модуле с первого по п 1-й первый информационный вход подключен к информацион ным входам первого и второго регистров,выходы которых подключены соответственно к информационному входу третьего регистра и к первому информационному входу умножителя, выходы которых подключены 15 соответственно к первому выходу вычислительного модуля и к первому информационному входу сумматора, выход которого подключен к второму выходу вычислительного модуля, второй и третий информацион ные входы которого подключенысоответственно к информационным входам четвертого и пятого регистров, выходы которых подключены соответственно к второму информационному входу сумматора и к вто рому информационному входу умножителя,вход задания режима вычислительного модуля подключен к первому входу элемента И и к информационному входу триггера, выходы которых подключены соответственно к 30 входу записи-считывания второго регистраи к третьему выходу вычислительного модуля, вход синхронизации которого подключен к входам записи-считывания первого, третьего, четвертого и пятого регистров, к 35 второму входу элемента И и к входу синхронизации триггера, при этом (в + 1)-й вычислительный модуль содержит триггер, сумматор, регистр, сдвигающий регистр и блок элементов И, причем информацион ный вход (ги+ 1)-го вычислительного модуляподключен к информационному входу регистра, выход которого подключен к первому информационному входу сумматора, выход которого подключен к информационному 45 входу сдвигающего регистра и к выходу (и 1+ф 1)-го вычислительного модуля, вход синхронизации которого подключен к входу записи- считывания регистра, к входу синхронизации триггера и к входу сдвига сдвигающего реги стра, выход переноса которого подключен кпервому входу блока элементов И, выход которого подключен к второму информационному входу сумматора, вход задания режима (п 1+ 1)-го вычислительного модуля подключен 55 к информационному входу триггера, выходкоторого подключен к второму входу блока элементов И.(К 0 айГ ф цад ОЯ О 2 Э ачц а чК ачба аз Рз 6 агБ ф св у М д, ау а 6 7 У д а аЗ ф, аз абаз Г к а аа ю аз азг а зз з аг огг а лз 2 3 Ч Р аг О з1737463и 5Составитель В. Якуш Редактор О. Спесивых Техред М,Моргентал Корректор Т, Мале аказ 1893 Тираж Подписное ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР113035, Москва, Ж, Раушская наб., 4/5зводственно-издательский комбинат "Патент", г. Ужгород, ул,Гагарина,