Процессор для умножения вектора на матрицу размером s n

СОЮЗ СОВЕТСКИсоциАлистичЕСРЕСПУБЛИК 19) И А 1 я)5 606 Г институтвССР986,ублик. 1987,и Самощин нформации; - ЗарубежМ 7, с,36,ГОСУДАРСТВЕННЫЙ КОМИТЕТПО ИЗОБРЕТЕНИЯМ И ОТКРЬТИПРИ ГКНТ СССР ОПИСАНИЕ ИЗ АВТОРСКОМУ СВИДЕТЕЛЬСТВУ(56) Авторское свидетельство СМ 1280388, кл, 0 06 Г 15/332, 1Заявка ВеликобританииМ 2168509, кл, 6 06 Р 15/347, опНиконов 8.8., Кравцов С,ГВ. Н, Систолическая обработка иэлементная база и алгоритмы.ная радиоэлектроника, 1987,рис.2, 3. 254) ПРОЦЕССОР ДЛЯ УМНОЖЕНИЯ ВЕКТОРА НА МАТРИЦУ РАЗМЕРОМ 3 х й (57) Изобретение относится к оЬластй вычислительной техники и может быть использовано в системах цифровой обработки сигналов, Целью изобретения являетсярасширение области применения эа счет воэможности умножения вектора на бинарйую матрицу и упрощение устройства, Процессор для умножения вектора на матрицу сО- держит дешифратор 1, последовательно соединенные процессорные элементы; каждый из которых включает в себя два коммутатора 2, 3, шинный формирователь 4,ИЮВ И 616366 В аа 1751780Составитель В, Березовскийэктор О. Спесивых Техред М,Моргентал Корректор В,Параш КНТ СССР роизводственно-издательский комбинат "Патент", г. Ужгород, ул.Гагарина, 101ь Заказ 2693 Тираж ВНИИПИ Государственного комитета по и 113035, Москва, Ж, Подписноеретениям и открытиям иушская наб., 4/51751780 элемент ИЛИ 5, элемент И б, двэ регистра 7, 11, сумматор-вычигатель 8, элемент И-НЕ 9 и блок 10 элементов И, соединенные между собой функционально, блок 12 управления и синхронизации, включающий в себя счетчик по модулю три, дешифратор, даа триггера,Изобретение относится к цифровой вычислительной технике и может использоваться в системах цифровой обработки сигналов,Известно устройстводля быстрого умножения вектора на матрицу, содержащее регистр сдвига, вычислительный блок, состоящий из реверсивных счетчиков и шин связи, две группы коммутаторов, шины управления, управляющий вход, элемент И и информацион н ый вход-выход. Однако это устройство может выполнять вычисления только для вектора, координатами которых являются 1,0, Это значит, что в системах обработки информации входной сигнал, использующийся в качестве вектора,должен быть проквантовэн на два уровня, Это приводит к сильным погрешностям вычислений и ограничивает область применения устройства,Известен процессор для умножения матрицы на вектор, содержащий систолическую матрицу из двоичных обрабатывающих элементов, синхронно включаемых импульсами синхронизации, Каждый элемент соединен с соседними элементами в данном ряду и колонке. В каждом цикле синхронизации обрабатывающий элемент умножает вектора на элемент матрицы. Недостатком данного устройства является его сложность, так как количество обрабатывающих элементов равно числу элементов матрицы.Наиболее близким к данному по технической сущности и достигаемому эффекту является процессор для умножения вектора на матрицу, содержащий в общем случае Я + Мпоследовательно соединенных процессорных элементов (ПЭ) где Яхй - это размер матрицы, В свою очередь, каждый процессорный элемент содержит три регистра, сумматор, умножитель, Координаты вектора У = А Х, имеющие в начальный момент нулевое значение, поступают и проходят через ПЭ справа налево, в то время кэк компоненты вектора Х двигаются слева направо. Элементы матрицы вводятся а ПЭ сверху вниз,Однако это устройство оказывается сложным при решении большого числа заэлемент НЕ, четыре элемента И, счетчик по модулям 5 и М, счетчик по модулям (5+1) и (И+1) и два коммутатора, соединенные между собой функционально, и блок 13 выдачи коэффициентов матрицы. 2 з,п, ф-лы, 4 ил,дач цифровой обработки сигналов, Как правила такие задачи сводятся к умножениювектора (сигнала) на некоторую матрицу ненулевых элементов, В настоящее время на 5 иболее широкое распространение всистемах передачи информации, радиолокации, радионавигации получили бинарныесигналы, Для них элементами матрицы являются +1 и, следовательно, можно изме 10 нить структуру ПЭ, исключив наиболеесложный и дорогостоящий блок-умножитель, Наиболее характерными задачами являются умножение вектора на матрицуразмера Яхй, где 3 К - задача корреля 15 ционного декодирования корректирующегокода мощности Б и длины й; Я = К - задачапоиска синхронизирующего сигнала, т.е.умножение вектора на матрицу-циркулянт.Для сигналов средних и больших длин й20 2; 5 М - задача г ычисления коэффиций,ентов корреляции между входным сигналоми 5 последовательностями длины й,Длв решения оольшинства этих задачиспользование известного пооцессора мо 25 жет быть невозможньм ввиду сложности реализации,Цслью изобретения является расширение области применения за счет возможности умножения вектора на бинарную30 матрицу и упрощение процессора. Процессор ориентирован на обработку бинарныхсигналов, В структуре процессора учтенысовременные требования к проектированию СБИС, Для этого вычислительный узел35 процессора строится на характерных топологических фрагментах (процессорных элементах) с локальными связями междуними. Структура процессора по сравнениюс прототипом позволяет с минимальной ап 40 паратурной сложностью построить болееэффективный вычислитель. решающий раз.нообразные задачи,Поставленная цель достигается за счеттого, что в процессоре, содержащем 5+ И 45 последовательно соединенных процессорных элементов, причем первый информационныа вход гго процессорного элементад - 2, я+ ВЭ - 1) соединен с первым информа- ционным входом г 1-1)-го процессорного эле 50 мента. а первый информационный выходинформационной шиной, являющейся информационным входом-выходом процессора.Процессорный элемент содержит пер-,вый и второй коммутаторы,.первый и втОройрегистры, сумматор-вычитатель, элемент И,блок элементов И, элемент ИЛИ, элементИ - НЕ и шинный формирователь, причемуправляющие входы первого и второго коммутаторов соединены с первым входомэлемента ИЛИ, первым входом элемеитаИНЕ, входом управления шинного формирователя и являются первым входбмуправления процессорного элемента,:второй вход управления которого соединен свторым входом элемента ИЛИ, вторым вхопоследнего процессорного элемента является информационным выходом процессора, используется К последовательно соединенных. процессорных элементов (КЯ при 3ч и К = И при 5й), дешифратор, блок управления и синхронизации и блок выдачи коэффициентов матрицы, причем второй, информационный вход первого процессорного элемента является информационным входом процессора, второй информационный выход -го процессорного элемента ( = 1,К), соединен с вторым информационным входом (+1)-го процессорного элемента, первые входы управления всех процессорных элементов соединены с входом управления блока управления и синхронизации, входом управления блока выдачи коэффициентов матрицы и являются входом управления режимом работы процессора, тактовый вход и вход предустановки блока управления и синхронизации являются тактовым входом и входомпредустановки процессора, соответственно, первйй выход управления блока управления и синхронизации соединен с входомдешифратора, К выходов которого соединены соответственно с вторым управляющимивходами К процессорных элементов, первый и второй тактовые выходы блока управления и синхронизации являются первым ивторым тактовыми выходами процессора, третий тактовый выход блока управления исинхронизации соединен с тактовыми входами всех процессорных элементов, второй выход управления блока управления исинхронизации соединен с адресным входом блока выдачи коэффициентов матрицы, 1-й выход которого соединен с третьим информационным входом 1-го процессорного элемента, а (К+1)-й выход блока выдачи коэффициентов матрицы соединен с синхровходом блока управления и синхронизации, информацин н ый вход-выход кажДого процессорного элемента соединен с общей 10 15 20303540 дом элемента И - НЕ и входом выборки кристалла шинного формирователя. первый вход элемента И соединен с тактовым входом второго регистра и является тактовым входом процессорного элемента, выход элемента ИЛИ-с вторым входом элемента И, выход которого соединен с тактовым входом первого регистра, выход первого коммутатора соединей" с"йервым информационным входом сумматора-вычитателя, второй информационный вход которого соединен с выходом первого регистра и является вторым информационным выходом процессорного элемента, выход второго коммутатора соединен с информационным входом первого регистра, разрядные выходы сумматора-вычитателя соединены соответственно с первыми входами элементов И блока и с группой входов шинного формирователя, группа входов-выходов которого является информационным входом-выходом процессорного элемента, выход элемента И-НЕ соединен с вторыми входами элементов И группы, выходы которых соединены с информационным входом второго регистра, выход которого соединен с первым входом первого коммутатора и является первым информационным выходом процессорного элемента, первый информационный вход которого соединен с вторым входом первого коммутатора, второй информационный вход процессорного элемента соединен с первым входом второго коммутатора;второй вход которого соединейсгруппой выходов шинного формирователя.Блок управления и синхронизации содержит первый, второй и третий счетчики, первый и второй триггеры, первый и второй коммутаторы, дешифратор, первый-четвертый элементы И и элемент НЕ, причем тактовый вход блока управления и синхронизации соединен со счетным входом первого счетчика, вход установки в ноль которого соединен с входами установки в ноль второго и третьего счетчика, первого и второго триггеров и является входом предустановки блока управления и синхронизации, вход управления режимом которого соединен с входами управления второго и третьего счетчиков и первого и второго коммутаторов, выходы котдрых являются первым и вторым тактовыми выходами блока управления и синхРонизацйи, первый и второй выходы управления которого соединены соответственно с вйходзйй третьего и второго счетчиков; выход первого счетчика соединен с входом дешифратора, первый выход которого соединен со счетным входом второго счетчика, второй выход дешифратора соединен с первыми входами10 15 20 25 30 40 45 50 55 первого и второго элементов И и с вторым входом первого коммутатора, первый вход которого соединен с выходом второго элемента И, второй вход которого является входом синхронизации блока управления и синхронизации, третий тактовый выход которого соединен с третьим выходом дешифратора, тактовым входом первого триггера и первым входом третьего элемента И, выход которого соединен с первым входом второго коммутатора, второй вход которого соединен с выходом четвертого элемента И, первый вход которого соединен с выходом второго элемента И, второй вход четвертого элемента И соединен с вторым входом третьего элемента И, с прямым выходом второго триггера, информационный вход которого соединен с шиной логической единицы, выход первого элемента И соединен со счетным входом третьего счетчика, второй вход второго элемента И соединен с входом элемента НЕ, выход которого соединен с тактовым входом второго триггера и входом установки в единицу первого триггера, информационный вход которого соединен с шиной логического нуля, прямой выход первого триггера соединен со вторым входом первого элемента И.На фиг.1 представлена структурная схема процессора для умножения вектора на матрицу; на фиг.2 - блок управления и синхронизации; на фиг,3 - временные диаграммы,поясняющие работу процессора в режиме 1; на фиг.4 - временные диаграммы, поясняющие работу процессора в режиме 2. Процесор содержит дешифратор 1, последовательно соединенные ПЭ, каждый из которых включает в себя первый коммутатор 2, второй коммутатор 3, шинный форми-рователь 4, элемент ИЛИ 5, элемент И 6,первый регистр 7, сумматор-вычитатель 8,элемент И - НЕ 9, блок 10 элементов И, второй регистр 11, блок 12 управления и синхронизации (УС), блок 13 въдачи коэффициентов матрицы (ВКМ), тактовый вход 14, вход 15 предустановки, вход 16 управления режимом, информационный вход 17, информационный вход-выход 18, информационный выход 25, В свою очередь, блок 12 УС, представленный на фиг,2, включает в себя первый тактовый выход 19, второй тактовый выход 20, третий тактовый выход 22, первый выход 21 управления, второй выход 24 управления, синхровход 23, первый счетчик 27 по модулю 3, дешифратор 28, первый триггер 29, инвертор 30, первый элемент И 31, второй элемент И 32, второй триггер 33,второй счетчик 34 с двумя коэффициентами пересчета, соответственно, по модулю Я и по модулю М, третий счетчик 35 с двумя коэффициентами пересчета, соответственно, по модулю (И+1) и модулю (5+1) третийэлемент И 36,четвертый элемент И 37, первый коммутатор 38, второй коммутатор 39.Рассмотрим основные функции, выполняемые каждым из структурных компонентов процессора,Дешифратор 1 предназначен для подключения 1-го ПЭ к общей шине 17 при установлении на его входе кода числа 1. При этомна 1-ом выходе дешифратора появляетсяположительный потенциал - "1". Может использоваться стандартная схема, например, как микросхема (МС) К 155 ИДЗ.Первый и второй коммутаторы 2 и 3предназначены для формирования двух ре. жимов работы ПЭ, Они подключают свойвыход к первому входу, если на входе управления,присутствует "1", и ко второму входу,если на вход управления подается "0", Могут использоваться стандартные схемы, наи ример мул ьти плексор М С К 555 КП 11.Шинный формирователь 4 предназначен для организации связи ПЭ с общей шиной 17. Может выполняться на основестандартных решений, например МС К 589АП 16,Элемент ИЛИ 5 предназначен для формирования сигнала разрешения прохождения тактового сигнала через элемент И 6 крегистру 7 в ПЭ. Может использоваться, например. МС К 555 ЛЕ 1,Элемент И 6 позволяет или запрещаетпрохождение тактового сигнала к регистру5 7 в ПЭ. Может использоваться МС, например, К 555 ЛИ 1.Первый регистр 7 предназначен для записи координат вектора Х. Это регистр -защелка и может выполняться как схема параллельно записывающих триггеров (см, МСК 555 И Р 22).Сумматор-вычитатель 8 выполняет операцию суммирования операндов, если науправляющем входе "1", и вычитает из опе- .ранда на первом входе операнд на второмвходе, если на входе управления "0". Можетвыполняться, как МС АЛУ К 155 ИПЗ.Элемент И-НЕ предназначен для фор-.мирования сигнала разрешения прохождению информации с выхода сумматоравычитателя 8 через блок 10 элементов И навход регистра 11, Может использоватьсяМС К 555 ЛАЗ,Блок 10 элементов И представляет собой и двухвходовых элементов И (и - разрядность сумматора-вычитателя 8), вторыевходы которых объединены и образуют второй вход блока, а первые входы образуютвход блока. Если на втором входе установлена "1", то информация с выхода сумматора-вычитателя 8 проходит через блок 10 крегистру 11; если "0", то на выходе блокаустанавливается нулевой код,Второй регистр 11 предназначен дляхранения координат вектора У. Его реализа.ция аналогична регистру 7.Блок 12 УС управляет работой вычислительного узла, а также синхроиниэирует работу блока 1 ВКМ и внешних устройств,Вариант рерйизации представлен на фиг,2.Рассмотрйм основные функции элементов,составляющих предлагаемый вариант реализации блока 12 УС,Счетчик 27 по модулю. 3 с последсвательно включенным дешифратором 28 формируют разделенные во времени сигналыдля тактирования счетчика 34, счетчика 35,процессорных элементов. Для реализациимогут использоваться стандартные ИС.Триггер 29 с последовательно включенным элементом И 31 обеспечивают тактирование счетчика 35 только в определенныеинтервалы времени (см, диаграммы фиг,З,4), В качестве триггера может использоваться МС 555 ТМ 2.Через инвертор 30 синхросигнал, поступающий на вход 23, устанавливает прямойвыход триггера 29 в единичное состояние,Может использоваться стандартная ИС,На элементе И 32 формируется тактовыйсигнал, синхронизирующий подачу координат на информационный вход-выход 18 в первом режиме работы процессора и выдачувычисленных координат во втором режиме.На триггере 33 формируется моментвремени (прямой выход устанавливается в"1"), с которого разрешается прохождениечерез элемент И 36 и элемент И 37 сигналов,тактирующих выдачу координат выходногОвектора У, соответственно, в режиме 1 и врежиме 2, В качестве триггера может ис. пользоваться ИС 15 5 ТМ 2, а в качестве элементов И 31, 32, 36, 37 стандартная ИС555 ЛИ 1,Счетчик 34 с двумя коэффициентами пересчета в режиме 1 (на управляющий входсчетчиков 34, 35 подается "0") выполняетсчет по модулю числа Я, а в режиме 2 (науправляющий вход счетчиков 34, 35 подается "1") - по модулю числа й,Счетчик 35 с двумя коэффициентами пересчета в режиме 1 выполняет счет по модулю числа (М+1), а в режиме 2 - по модулючисла (Я+1). Счетчик 34, 35 реализуются поизвестным схемам,Коммутаторы 38, 39 соединяют в режиме 1 первый вход с выходом, а в режиме 2 -второй вход с выходом.Сигнал на выходе коммутатора 38 предназначен для синхронизации подачи коор динат вектора Х, сигнал на выходе коммутатора 39 предназначен для синхронизации выдачи координат выходного вектора У. В качестве этих коммутаторов могут и с пользоваться мультиплексоры 555 П 11.Блок 13 В КМ осуществляет выдачу коэффициентов матрицы на соответствующие входы ПЭ, а также синхросигнала на вход 23 блока 12 УС. Блок может быть выполнен как ПЗУ с двумя страницами информации, В 5 10 режиме 1 (в режиме 2) на старший разряд ПЗУ с входа 16 подается "0" ("1") и выдается первая (вторая) страница информации, Информация, которую необходимо записать на первой странице, представлена на фиг.3. 15 45 считает по модулю Я, счетчик 35 считает по модулю (И+1), в блоке 12 ВКМ будет выдаваться первая страница хранящейся информации; коммутаторы 2 и 3 всех ПЭ подключают свои вторые входы к выходу, шинные Формирователи 4 переключаются на прием информацйи с шины данных 18, на втором входе блока 10 элементов И устанавливается уровень "1", позволяющий прохождению информации с выхода сумма 50 тора-вцчитателя 8 к входам второго регист- ра 11. Подключение)-го ПЭ кобщей шине 18 происходит в том случае, если на вход дешифратора 1 подается код числа . Если на 55 его вход подается нулевой код, то ни один ПЭ не подключается через свой шинныйПо каждому адресу от нуля до (Я - 1) (см.вцход 25 на диаграмме) записывается Й бит информации о коэффициентах матрицы (третьи входы ПЭ) и один бит информации 20 (вход 24 диаграммы), который используетсядля синхронизации моментов ввода коэф 7.фициентов вектора Х (в эти моменты по соответствующим адресам записывается в ПЗУ единица). Информация, которую необ ходимо записать на второй странице, представлена на ФигА. По каждому адресу от нуля до (й - 1) (вход 25) записывается Я бит информации о коэффициентах матрицы (третьи входы ПЭ) и один бит информации 30 (вход 24), который используется для синхронизации моментов вывода коэффициентов выходного вектора У (по адресам записывается единица),Устройство работает следующим обра-: 35 зом.Существуют два режима работы. Первый режим работы используется для умножения вектора Хи=(х 1, х 2, , хм) на матрицутА = (а) размера Яхй, где Яй, 1 = 1,Я; ) 40 =1 Ю т,е. Уэ = А Хи.Для этого на первый информационный. вход первого ПЭ подается нулевой код, навход 16 управления режимом подается уровень "0", после чего в блоке 12 УС счетчик 34формирователь 4 к общей шине 18, На третьи информационные входы ПЭ подаются столбцы матрицы А так, чтобы на )-й ПЭ подавался )-й столбец, Причем, О+1)-й столбец подается с временным запаздыванием в один такт по отношению к )-му столбцу, Координаты вектора Хи подаются последовательно на шину 18 и х 1-координата записывается в первый регистр 7 )-го ПЭ по переднему фронту тактового импульса, приходящего с выхода 22 блока 12.УС, при условии, что на вход дешифратора 1 подается код числами. Временные диаграммы, поясняющие организацию вычислительного процесса при первом режиме работы процессора, приведены на фиг,3, В начальный момент на вход 15 предустановки подается импульс отрицательной полярности, устанавливающий на выходах 24 и 21 блока 12 УС нулевые коды, Иэ тактового сигнала, поступающего на вход 14, формируется с помощью счетчика 27 и дешифратора 28 три последовательности импульсов с частотой= 1 т/3, разделенных во времени. В дальнейшем везде будем обозначать сигнал, поступающий с 1-го выхода дешифратора 28 через Я , где = 1,3. а также будем под тактом работы процессора понимать период последовательности Я (1). По переднему фронту импульсов последовательности Я (1) происходит установка адреса на счетчике 34 и выдача коэффициентов матрицы на третьи информационные входы ПЭ.По переднему фронту импульсов последовательности Я (2) в определенные интервалы времени ("1" на входе 23) подаются коэффициенты вектора на общую шину 18, э также выполняется смена кода нэ входе дешифратора 1, По переднему фронту импульсов последовательности Я (3) тактируется работа ПЭ и синхронизируется выдача вычисленных коэффициентов выходного вектора У. В первом такте на шину данных 18 выставляется координата х 1, на вход дешифратора 1 подается код единицы, при котором происходит выборка кристалла шинного формирователя 4 первого ПЭ (считается, что выборка кристалла осуществляется единичным уровнем). По переднему фронту тактового импульса последовательности Я (3) координата защелкивается в регистр 7 первого ПЭ, Во втором такте на третий информационный вход первого ПЭ подается элемент матрицы а 11, на общую шину 18 выставляются координата х 2, на вход дешифратора 1 - код двойки, при котором произойдет выборка кристалла шинно. го формирователя второго ПЭ, По условию матрица А является бинарной, т.е. а 1 =+1. Сумматор-вычитатель 8 вычитает из операн да на первом входе операнд, присутствующий на втором входе, если на третьем информационном входе ПЭ присутствует низкий логический уровень операнда, и складывает операнды, если уровень высокий, Значит элементу ал = - 1 соответствует "0", ал - 1 соответствует "1". По переднему фронту второго тактового импульса последовательности Я (3) в регистр 11 первого ПЭ 10 заносится результат а 11 х 1, в регистр 7 вто, рого ПЭ заносится координата х 2. В третьемтакте нэ третий информационный вход первого ПЭ подается элемент матрицы а 21, на общую шину выставляется координата хз, а на входдешифратора 1 - код числа три, при котором произойдет выборка кристалла шинного формирователя третьего ПЭ. По переднему фронту третьего импульса последовательности Я (3) в регистр 11 первого ПЭ 20253035 40 45 50 55 запишется результат а 21 х 1, в регистр 11второго ПЭ запишется а 11 х 1+ а 12 х 2, в регистр 7 третьего ПЭ запишется координата хз. На й-м такте будет записана последняя координата хи в регистр 7 И-го ПЭ и вводинформации прекратится, для чего в (И+1)такте на входе дешифратора 1 устанавливается нулевой код. В (И+1) такте на информационном выходе 25 процессора появится пЕрвая кООрдината у 1 вЕктОра УЗ, В пОСлЕдующие такты выдаются остальные координаты, т.е. на (И+Я)-м такте выдается координата Уз. Процесс умножения последующих векторов на матрицу может выполняться поточно. Для этого на (Я+1) такте, в момент, когда в регистр 11 первого ПЭ запишется азх 1, нужно в регистр 7 этого же ПЭ записать координату х 1 следующего вектора 1хм и тем самым начать процесс ввода его координат с общей шины 18,Второй режим работы применяется для умножения вектора на бинарную матрицу в случае Я И. Число ПЭ равно Я = М, Временные диаграммы приведены на фиг,4, На вход 16 управления режимом работы процессора подается уровень "1", после чего в блоке 12 УС счетчик 34 считает по модулю М, счетчик 35 считает по модулю (Я+1). в блоке 13 ВКМ будет выдаваться вторая страница хранящейся информации, коммутаторы 2 и 3 всех ПЭ,подключат свои первые входы к выходу, шинные формирователи 4 ПЭ переключаются для передачи информации на общую шину 18, На третьи информационные входы ПЭ подаются строки матрицы А так, чтобы на 1-й ПЭ подалась бы 1-я строка. Причем, (1+1)-я строка подается с временным запаздыванием в один такт по отношению к -й. Координаты вектора Х подаются последовательно нэ информационный вход 17 процессора. По переднемуфронту импульсов последовательности Я (1) происходит установка адреса на счетчике 34 и выдача коэффициентов матрицы на третьи информационные входы ПЭ (аналогично режиму 1), По переднему фронту импульсов последовательности Я (2) синхронизируется подача на вход 17 координат вектора Х, в определенные моменты времени (н 1 н на входе 23) выполняется смена кода на входе дешифратора 1; синхронизируется выдача вычисленных ,оординат вектора У (если "1" на входе 23, однако не ранее, чем через Я тактов после предустановки), По переднему фронту импульсов последовательности Я (3) тактируется работа ПЭ. В первом такте после предустановки процес- сорэ на вход 17 подается координата х 1, на вход дешифраторэ код единицы. 8 результате на выходе элемента И-НЕ 9 первого ПЭ появляется уровень нО", который запретит прохождение информации с выхода сумматора-вычитателя 8 к регистру 11 через блок 10 элементов И, По переднему фронту первого импульса последовательности Я (3), в регист, 7 запишется координата х 1, а в регистр 11 нулевой код. Во втором такте на вход 17 подается координата х 2, на вход дешифратора 1 - код двойки, на третий информационный вход первого ПЭ - элементматрицы а 11.По переднему фронту второго импульса последовательности Я (3) для первого ПЭ в регистр 11 запишется результат а 11 х 1, а в регистр 7 координата х 2. Координата х 1 перепишется в регистр 7 второго ПЭ, а в регистр 11 запишется нулевой код, На третьем такте на вход 17 подается координата хз, на вход дешифраторэ 1 - код тройки, на третий информационный вход первого ПЭ подается элемент а 12, на третий информационный вход второго ПЭ подается элемент а 21, По приходу третьего импульса последовательности Я (3) для первого ПЭ в регистре 11 запишется сумма а 11 х 1+ а 12 х 2, в регистр 7 координата хз, Во второй ПЭ в регистр 11 запишется результат а 21 х 1, в регистр 7 перепишется координата х 2. В третьем ПЭ в регистр 11 запишется нулевой код, э в регистр 7 координата х 1. Таим образом, в первые Я тактов производится последовательйая очистка регистра 11, который вместе с сумматором-вычитателем 8 образуют накапливающий сумматора и начинает формироваться результат умножения вектбРа, на 1-ю строку матрицы. С (Я+1)-го до М-го такта на входе дешифратора 1 присутствует. нулевой код и выборка кристаллов шинных формирователей не производится, Процессор может умножать вектор на матрицу по- точно, Опишем, как происходит выводФормула изобретения 1. П ро це ссор для ум ножен ия ве кто рана матрицу размером Яхй, содержащий 30 Я+ й - 1 последовательно соединенных процессорных элементов, причем первый информационный вход 1-го процессорного элемента р = 22 о ои М - 1) соединен с первым информационным выходом (1 - 1)-го процес сорного элемента, а первый информационный выход последнего процессорного элемента является информационным выходом процессора, о т л"ич а ю щ ий с я тем, что, с целью расширения области примене ния за счет возможйости умножения вектора на бинарную матрицу и упрощения процессора, он содержит К последовательно соединенных процессорных элементов (К = Я при Яй и К = И при ЯМ), дешиф рэтор, блок управления и синхронизации и .блок выдачи коэффициентов матрицы, причем второй информационный вход первого процессорного элемента является информационным входом процессора, второй ин формационный выход 1-го процессорногоэлемента ( = 1,К) соединен с вторым информационным входом 11+1)-го процессорного элемента, первые входы управления всех процессорных элементов соедйнены 65 с входами управления блока управления исинхронизации и блока выдачи коэффициентов матрицы и являются входом управления режимом работы процессора, тактовый вход и вход предустановки блока управления и синхронизации являются так 5 102025 координат вектора Уз и одновременный ввод координат следующего вектора Хи, На (И+1)-м такте в регистре 7 первого ПЭ записана координата, а на выходе сумматора-вычитателя 8 уже сформирована координата у 1 вектора Уз, На информационный вход 17 подается координата х 1 следующего вектора, а на вход дешифратора 1 - код единицы. В результате происходит выборка кристалла шинного формирователя 4 первого ПЭ и координата у 1 выдается на общую ину 18. Этот же сигнал управления с выхода дешифратора 1 установит нОм на выходе элемейта 9 И - НЕ первого ПЭ, что запретит прохождение информаци с выхода сумматора-вычитателя 8 на вход регистра 11 через блок 10 элементов И. На входе регистра 11 устанавливается нулевой код. Положительным фронтом импульса последова- тельности Я (3) в регистр 7 первого ПЭзапишется координата х 1, а регистр 11 обнулится и выдача координаты у 1 прекращается. Таким образом на (И+Я)-м шаге на общую шину 18 выдается координата уз вектора Уз10 15 20 25 30 35 40 45 50 55 товым входом и входом предустановки процессора соответственно, первый выход управления блока управления и синхронизации соединен с входом дешифратора, К выходов которого соединены соответственно с вторыми управляющими входами К и роцессорных элементов, первый и второй тактовые выходы блока управления и синхронизации являются первым и вторым тактовыми выходами процессора, третий тактовый выход блока управления и синхронизации соединен с тактовыми входами всех процессорных элементов, второй выход управления блока управления и синхронизации соединен с адресным входом блока выдачи коэффициентов матрицы, 1-й выход которого соединен с третьим информационным входом 1-го процессорного элемента, а (К+1)-й выход блока выдачи коэффициентов матрицы соединен с синхровходом блока управления и синхронизации, информационный вход-выход каждого процессорного элемента соединен с общей информационной шиной, являющейся информационным входом-выходом процессора,2, Процессор цо п.1, о тл и ч а ю щи йс я тем, что процессорный элемент содержит первый и второй коммутаторы, первый и второй регистры, сумматор-вычитатель, элемент И, блок элементов И, элемент ИЛИ, элемент И - НЕ и шинный формирователь, причем управляющие входы первого и второго коммутаторов соединены с первым входом элемента ИЛИ, первым входом элемента И - НЕ, входом управления шинного формирователя и являются первым входом управления процессорного элемента, второй вход управления которого соединен с вторым входом элемента ИЛИ, вторым входом элемента И-НЕ и входом выборки кристалла шинного формирователя, первый вход элемента И соединен,с тактовым входом второго регистра и является тактовым входом процессорного элемента, выход элемента ИЛИ соединен с вторым входом элемента И, выход которого соединен с тактовым входом первого регистра, выход первого коммутатора соединен с первым информационным входом сумматора-вычитателя, второй информационный вход которого соединен с выходом первого регистра и является вторым информационным выходом процессорного элемента,выход второго коммутатора соединен с информационным входом первого регистра, разрядные выходы сумматора-вычитателя соединены соответственно с первыми входами элементов И блока и с группой входов шинного формирователя, группа входов-выходов которого является информационным входом-выходом процессорного элемента, выход элемента И. НЕ соединен с вторыми входами элементов И блока, выходы которых соединены с информационным входом второго регистра, выход которого соединен с первым входом первого коммутатора и является первым информационным. выходом процессорного элемента, первый информационный вход которого соединен с вторым входом первого коммутатора, второй информационный вход - с первым входом второго коммутатора, второй вход которого соединен с группой вь 1 ходов шинного формирователя,3, Процессор по п.1, о т л и ч а ю щ и йс я тем, что блок уг,равления и синхронизации содержит первый- третий счетчики, первый и второй триггеры, первый и второй коммутаторы, дешифратор, первый - четвертый элементы И и элемент НЕ, причем тактовый вход блока управления и синхронизации соединен со счетным входом первого счетчика, вход установки в "0" которого соединен с входами установки в "0" второго и третьего счетчиков, первого и второго триггеров и является входом предустановки блока управления и синхронизации, вход управления режимом которого соединен с входами управления второго и третьего счетчиков и первого и второго коммутаторов, выходы которых являются первым и вторым тактовыми выходами блока управления и синхронизации, первый и второй выходы управления которого соединены соответственно с выходами третьего и второго счетчиков, выход первого счетчика соединен с входом дешифратора. первый выход которого соединен со счетным входом второго счетчика, второй выход дешифратора соединен с первыми входами первого и второго элементов И и с вторым входом первого коммутатора, первый вход которого соединен с выходом второго элемента И, второй вход которого является вхо- . дом синхронизации блока управления и синхронизации, третий тактовый выход которого соединен с третьим выходом дешифратора. тактовым входом первого триггера и первым входом третьего элемента И, выход которого соединен с первым входом второго коммутатора, второй вход которого соединен с выходом четвертого элемента И, первый вход которого соединен с выходом второго элемента И, второй вход четвертого элемента И соединен с вторым входом третьего элемента И и спрямым выходом второго триггера, информационный вход которого соединен с шиной логической единицы. выход первого элемента И соединен со счетным входом третьего счетчика, второй вход второго элемента И - с входом элемента Не, выход которого соединен с тактовым входом второго триггра и входом установки в "1" первого триггера,информационный вход когпрого соединен сшиной логического нуля, прямой выход пер.вого тригера соединен с вторым входомпервого элемента И,