Устройство для умножения

(9) РЕТЕН 00 ГОСУДАРСТВЕННОЕ ПАТЕНТНОЕВЕДОМСТВО СССР(71) Научно-исследовательский институт электронных вычислительных машин (72) А.А, Шостак и В.В. Яскевич (56) Авторское свидетельство СССР М 888109, кл. 0 06 Р 7/52, 1978.Авторское свидетельство СССР М 1536375, кл, 6 06 Е 7/52, 1988, (54) УСТРОЙСТВО ДЛЯ УМНОЖЕНИЯ (57) Изобретение относится к вычислительной технике и может быть использовано при разработке быстродействующих устройств 55 О 06 Р 7/52, 11/О умножения чисел повышенной надежности, удобных для изготовления с применением технологии БИС и СБИС. Целью изобретения является повышение надежности устройства за счет его реконфигурации при обнаружении неисправностей и выполнении вычислений на исправной части оборудования устройства с пониженным быстродействием, Устройство содержит операционные блоки 1, регистр 2 множимого, группу 3 коммутаторов, блок 4 коммутации, блок 5 задержки, коммутаторы множимого 7 и кода 8 сдвига, сдвигатель 6 и блок 9 управления реконфигурацией. 7 ил,Редактор Л.Пигина ректор Т,Вашкович зводственно-издательский комбинат "Патент", г, Ужгород, ул Гагарина, 101 оставитель В.Яск ехред М,Моргент Заказ 350 Тираж ВНИИПИ Государственного комитета по изоб 113035, Москва, Ж, РауПодписноеениям и открытиям при ГКНТ СССая наб., 4/5Изобретение относится к вычислительной технике и может бить использовано приразработке быстродействующих устройств:умножения чисел повышенной надежности,удобных для изготовления с применениемтехнологии больших и сверхбольших интегральных схем (БИС и СБИС),Известно устройство умножения, содержащее регистр множимого и и операционных блоков (и - разрядность множимого),кажый изкоторых включает узел вычисления разрядйь х значений произведения идва буферных: ретистра с соответствующими связями,Данное устройство отличается достаточно высоким быстродействием, Недостатком его является низкая надежность.Наиболее близким по технической сущности к предполагаемому изобретению является устройство умножения, содержащееи операционных блоков (и - разрядностьмножимого), регистр множимого, блок задержки и коммутатор, причем вход множимого 1-го операционного блока (1=1,п)соединен с выходом 1-го разряда регистрамножимого,. вход слагаемого - с выходом(+1)-го.операционного блока, вход слатаемого и-го операционного блока соединен свыходом коммутатора, первый информационный вход которого подключен к входу коррекции устройства, выход результатакоторого соединен с выходом первого операциойного блока и информационным входом блока задеркки, выход которогосоединен с вторым информационным входом коммутатора, вход регистра множимогоподключен к входу мнокимого устройства,первый и второй управляющие входы кото рого соединены соответственно с управляющими входами коммутатора и блоказадержки, вход мнокителя устройства соедийен с входами множителя п операционных блоков.Известное устройство удобно для изготов" "ления с применением БИС и СБИС, отличаетсядостаточно высоким быстродействием, Недостаом этого, как и предыдущего устройстваявляется его низкая надежность,Целью изобретения является повышение надежности устройства за счет его реконфигурации в случае неисправностиоперационных блоков и выполнения вычис лений на исправной части оборудования устройства с понйженным быстродействием,Поставленная цель достигается тем, чтов устройство умножения, содержащее п операционных блоков п-разрядность множимого), регистр множимого, блок задержки ипервый коммутатор, управляющий вход которого соединен с первым управляющим входом устройства, вход множителя которого соединен с входами множителя и операционных блоков, входы множимого которых соединены с выходами соответствующих 5 разрядов регистра множимого, первый ивторой информационные входы первого коммутатора соединены соответственно с входом коррекции устройства.и выходом блока задержки, а выход - с входом слагае- "0 мого и-го операционного блока, дополнительно содержит (и) коммутаторов, блок коммутации, сдвигатель, коммутаторы множимого и кода сдвига и блок управления реконфигурацией, причем вход слагаемого 15 1-го операционного блока (1=1,.,п) соединен с выходом (и+1)-го коммутатора,.первый информационный вход которого соединен с выходом первого коммутатора, управляющий вход блока задержки соеди нен с первым выходом блока управленияреконфигурацией, второй выход которого соединен с управляющим входом 1-го коммутатора (1=2п) и первым информационным входом коммутатора кода сдвига, выход которого соединен с управляющим входом сдвигателя, информационный вход которого соединен с выходом коммутатора множимого, первый информационный вход которого соединен с входом множимого ус. тройства, второй управляющий вход которого соединен с управляющими входами коммутаторов множимого и кода сдвига, выход сдвигэтеля соединен с входом регистра множимого, выход которого соединен с втоЗ 5 рым информационным входом коммутаторамножимого, выход 1-го операционного блока соединен с вторым информационным входом (пФ+2)-го коммутатора и М-м информационным входом блока коммутации, пер вый информационный вход которогосоединен с выходом первого операционного блока, а выход - с информационным входом блока задержки и выходом результата устройства, вход контроля которого соеди нен с входом блока управления реконфигурацией, третий выход которого соединен с управляющим входом блока коммутации и вакфым информационным входом коммутафГра кода сдвига, четвертый и пятый выходы 50 блока управления реконфигурацией соединены соответственно с выходами отказа и прерывания устройства,Устройство умножения содержит отличительные признаки, не обнаруженные ни в 55 одном из известных аналогичных устройств- оно содержит группу коммутаторов, блок коммутации, сдвигэтель, коммутаторы множимого и кода сдвига и блок управления реконфигурацией с соответствующими связями. Это позволяет обеспечить работу уст1789981 ройства при отказах операционных блоковза счет реконфигурации и продолжения вычислений на исправной части оборудованияустройства с пониженным быстродействием. Устройство работоспособно до 1 о 92 п отказов операционных блоков.Таким образом, так как в устройствеимеются отличйтельные признаки, обеспечивающие достиженйе поставленной цели ине известные ни в одном другом аналогичном техническом решении, то оно соответствует критерию "существенные отличия".На фиг, 1 приведена структурная схемаустройства умножения; на фиг. 2 - структурная схема операционного блока; на фиг. 3 -функциональная схема коммутатора группы"(такую же функциональную схему имеюткоммутаторы множимого и кода сдвига); нафиг. 4 - функциональная схема блока коммутации при п=8; на фиг, 5 - структурнаясхема блока задержки при п=8; на фиг. 6 -структурная схема сдвигателя; на фиг, 7 -функциональная схема блока управленияреконфигурацией,Устройство умножения (фиг, 1) содержит и операционных блоков 1 (и-разрядность множимого), регйстр 2 множимого, икоммутаторов 3, блок 4 коммутации, блок 5задержки, сдвигатель 6, коммутатор 7 множимого, коммутатор 8 кода сдвига, блок 9управления реконфигурацией, входы 10 и 11множимого и множителя устройства соответственно, входы 12 и 13 коррекции и контроля устройства соответственно, первый14 и второй 15 управляющие входы устройства, выход 16 результата устройства, выходы 17 и 18 отказа и прерывания устройствасоответственно, Входы множителя блоков 1. соединены с входом 11 устройства, вход 10множимого которого соединен с первым информационным входом коммутатора 7, второй информационный вход которогосоединен с входами множимого блоков 1 ивыходом 21 регистра 2, вход которого соединен с выходом 20 сдвигателя 6, информационный вход которого соединен с выходом32 коммутатора 7, вход слагаемого 1-го блока1 0=1.,п) соединен с выходом 22 (и+1)-гокоммутатора 3, первый информационныйвход которого соединен с вхбдом слагаемогои-го блока 1 и выходом 19 первого коммутатора 3, первый информационный вход которого соединен с выходом 26 блока 5,управляющий вход 27 которого соединен свыходом 28 блока 9, выход 29 которого соеди-.нен с управляющим входом 1-го коммутатора3 (1=2п) и первым информациойным входом коммутатора 8, выход 31 которого соединен с управляющим входом сдвигателяб,информационный вход блока 5 соединен 6с выходом 25 блока 4 и выходом 16 результата устройства, вход 13 контроля которогосоединен с входом блока 9, выход 30 которого соединен с вторым информационным5 входом коммутатора 8 и управляющим входом 24 блока 4, к-й информационный входкоторого соединен с выходом 23 1-го блока1 и вторым информационным входом (иМ+2)-го коммутатора 3, вход 12 коррекции10 устройства соединен с вторым информационным входом первого коммутатора 3, управляющий вход которого соединен спервым управляющим входом 14 устройства, второй управляющий вход 15 которого15 соединен с управляющими входами комму- .таторов 7 и 8, четвертый и пятый выходыблока 9 являются выходами 17 отказа и 18прерывания устройства соответСтвенно, выход первого операционного блока соединен20 с первым информационным входом блока 4.Рассмотрим функциональное назначение и реализацию отдельных узлов и блоковустройства.Операционные блоки 1 предназначены25 для вычисления разрядных значений произведения и формируют на своих выходах 23значения/ХУ+А+В/мл,где / / мл означает младший разряд двух 30 разрядного результата;Х, У - соответствующие разряды сомно-,жителей, поступающие на входы множителяи множимого блоков 1;А - одноразрядное слагаемое, поступа 35 ющее на вход слагаемого блоков 1;В - внутреннее одноразрядное слагае-мое, хранимое в одном из буферных регистров блоков 1.Реализация блоков 1 показана на фиг. 2,40 В этом случае каждый блок 1 содержит узел33 вычисления разрядных значений произведения и буферные регистры 34 и 36. Узел 33формирует двухразрядные значения функцйиР= Х. У+А+В,45 старший и младший разряды которых записываются соответственно в регистры 34,35,Реализация узла 33 зависит от требованийк регулярности структуры и к быстродейст-.вию. Регистры 34, 35 могут быть реализова 50 ны на синхронных двухтактных О-триггерахс цепями установки в нулевое состояние,Регистр 2 множимого йреднаэйачен дляхранения и-разрядного значения мнджимого и может быть реализован на синхронных55 двухтактных О-триггерах,Коммутаторы 3 группы предназначеныдля выдачи информации на свои выходы22(19) (входы слагаемых блоков 1) с первогоилй второго своих информационных входовв зависимости от управляющих сигналое.Они могут быть реализованы на элементах2 ИЛИ 38 и 2 И 39 и 40, как это показано нафиг. 3.Блок 4 коммутации предназначен дляподключения выходов 23 блоков 1 к информационному входу блока 5 задержки приработе устройства в режиме с пониженнымбыстродействием. В зависимости от сигна- .ла на управля ощем входе 24 блока 4 на еговыход 25 передается информация с одного 10из его информационных входов (выхода 23блока 1), Для случая и=8 реализация блока 4показана на фиг. 4, при этом он содержитвосемь групп" 42 - 49 элементов И и однугруппу 41 элементов ИЛИ, 15Блок 5 предназначен для хранения разрядовсумм частичных произведений, формируемых при работе устройства спониженным быстродействием после отказов блоков 1 и реконфигурации структуры 20устройства. В зависимости от сигналов науправляющем входе 26 блока 5, он можетбыть настроен на различную величину задержки прохождения сигнала с его информ"ацйонных входов к его выходу 26. 25Величйна задержки при количестве блоков1 п=2 (в=1,2,3,. ) равна , п/2, где =1,а =12 в - количество отказавших блоков 1устройстваРеализация блока 5 может бытьразличной, На фиг, 5 показана реализацияблока 5 для случал п=8. В этом случае блок5 содержит три регистра 36 и два коммутатора 37, причем первый регистр 36 - и/2- 35ра зрядн ы й (в рассматриваемом случае4-разрядный), второй регистр 36 - и/4-разрядный (в рассматриваемом случае 2-разрядный) и третий регистр 36и/8-разрядный (в рассматриваемом случае 40одноразрядный). Подавая управляющиесигналы на коммутаторы 37 можно образовать цепь регистров разрядностью и/2 илии/2+п/4=3 п/4 или и/2+и/4+и/8=7 п/8, Регистры 36 блока 5 могут быть реализованы насинхронных двухтактных О-триггерах. Ком-.. мутаторы 37, передающие информацию навходы соответствующих регистров 36 с первого или второго своих информационныхвходов могут быть реалйзованц на элементах 2 И - 2 ИЛИ аналогично показанному нафиг, 3 коммутатору 3,Сдвигатель 6 предназначен для сдвигаинформации на величину, определяемуюкодом на его управляющем входе, Он выполняет циклический сдвиг влево информации, поступающей на его информационныйвход и может быть реализован как показанона Фиг. 6. В этом случае он содержит вкоммутаторов 50, реализованных аналогично показанному на фиг, 3 коммутатору 3, причем первый (младший) разряд кода на управляющем входе сдвигателя 6 настраивает первый коммутатор 50 на сдвиг 0-1 разряд, второй разряд кода настраивает второй коммутатор 50 на сдвиг 0-2 разрядов, а в-й разряд кода - в-й коммутатор 50 на сдвиг 0-2" разрядов. Таким образом, сдвигатель 6 под управлением кода, подаваемого на его управляющий вход, может быть настроен на сдвиг множимого на любое число разрядов.Коммутатор 7 предназначен для передачи на свой выход 32 (информационный вход сдвигателя 6) информации с первого или второго своих информационных входов (входа 10 множимого устройства или выхода 21 регистра 2 множимого) в зависимости от управляющего сигнала на входе 15 устройства. Он может быть реализован на элементах 2 И - 2 ИЛИ аналогично показанному на фиг,3 коммутатору 3.Коммутатор 8 предназначен для передачи кода сдвига на управляющий вход сдвигателя 6 (выход 31 коммутатора 8) с второго 29 или третьего 30 выходов блока 9 в зависимости от управляющего сигнала на вход 15 устройства. Он может быть реализован на элементах 2 И - 2 ИЛИ, как показано на фиг. 3 для коммутатора 3.Блок 9 управления реконфигурацией предназначен для выдачи управляющих сигналов на прерывание работы устройства при отказах операционных блоков 1, на выбор работоспособной группы блоков 1 и организацию ее связи с блоком 5 задержки, на выбор необходимой величины задержки в блоке 5, на установку начальноо и текущего кодов сдвига множимого при его записи в регистр 2, .а также для выдачи Сигнала об отказе устройства после в+1 отказов блоков 1. Одна из возможных реализаций блока 9 для устройства с количеством блоков 1 п=2" (в=1, 2, 3.) показана на фиг. 7. Блок 9 содержит (и) элементов ИЛИ 51, образующих в-ступенчатую пирамиду, вэлементов ИЛИ 52, счетчик 53, дешифратор 54, элементов И 55, в ВЯ-триггеров 56 первой группы и в ЙЯ-триггеров 57 второй группы, С помощью элементов ИЛИ 51 и 52 определяется местоположение отказавших блоков 1 в структуре устройства, Сигнал об отказе одного из блоков 1 через элементы ИЛИ 51 поступает на счетный вход счетчика 53, устанавливая его в очередное состояние и на пятый выход блока 9 (выход 18 устройства), вызывая прерывание работы устройства, После 1 отказов на -м выходе дешифратора 54 Формируется "1", которая поступает на первый вход 1-го элемента И55, разрешая прохождение информации с(1-1)-го элемента ИЛИ.52 (для первого элемента И 55 - с выхода второго элемента ИЛИ 51 предпоследней ступени пирамиды), определяемой наличием отказавшего блока 1 в той или иной части оборудования устройства.Таким образом на выходе 28 блока 9 после 1-го отказа во всех разрядах, кроме 1-го, будут "0", а в 1-м разряде "1" (этот сигнал используется для настройки блока 5 за 10 держки), на выходе 29 блока 9 в разрядах с первого по 1-й бу/ут "1", а в остальных разрядах - "0" (эти сигналы настраивают коммутаторы 3 на организации в устройстве 15 групп по и/2 блоков 1, а также определяют величину текущего сдвига множимого после каждого цикла работы устройства). на выходе 30 блока 9 устанавливается информация, определяюЩая работоспособную группу 20 блоков 1 (сигнэлы настраивают блок 4 коммутации на организацию связй между работоспособной группой блоков 1 и блоком 5 задержки, а также определяют величину начального сдвига множимого),В таблице приведены значения информации на выходах 28 - 30 блока 9 в случае 25 использования в устройстве восьми блоков 1 (п=8, оп=3). Как видно из таблицы, на выходе 28 ЗО блока 9 значение "1" присутствует в разряде, номер которого соответствует количеству отказов блоков 1 (после одного отказа блока 1 присугствует "1" в разряде а 1, после двух отказов - в разряде а 2 и т.д.), причем сигнал с каждого разряда выхода 28 управляет соответствующим коммутатором 37 блока 5 (сигнал с разряда а управляет первым коммутатором 37.блока 5, сигнал с а 2 -35 вторым коммутатором 37 блока 5), настраи 40 вэя его на определенную задержку,На выходе 29 блока 9 значение "1" присутствует в разрядах. номер которых меньше или равен количеству отказов блоков 1(после одного отказа блока 1 - в разряде а 1, после двух отказов блоков 1 - в разрядах Ь и Ь 2, после трех отказов блоков 1 - в разрядах Ь, Ь 2 и Ьз), причем сигнал с каждого разряда выхода 29 блока 9 управляет опреция на выходе 29 блока 9 определяет значение текущего сдвига множимого после каждого цикла работы устройства (после одного отказа блоковустанавливается значение сдвига в 1002-4 разряда, после двух отказов блоков 1 - значение сдвига 1102-6 55 деленными коммутаторами 3 (сигнал с раз ряда Ь управляет и/2-м коммутатором 3, сигнал с Ь 2-п/4-м и Зп/4-м коммутаторами 3, сигнал с Ьз-и/8-м, Зп/8-м, 5 п/8-м и 7 п/8-м коммутаторами 3), а кроме того, информаразрядов, после трех отказов блоков 1 - значение сдвига П 12=7 разрядов).На выходе 30 блока 9 устанавливается информация, определяющая работоспособную группу блоков 1, продолжающих функционирование после восстановлеййя работоспособности устройства, Так, после одного отказа блоков 1 могут быть образованы две группы блоков 1, поэтому вырабатываются два варианта кода на выходе 30 блока 9, причем код 100 определяет работоспособную группу блоков 1 в виде 8-7-6-5 и поступает на управляющий вход 24 блока 4, разрешая прохождение информации с выхода 23 пятого блока 1 через группы элементов И 45 и ИЛИ 41 на информационный вход блока 5 задержки; кроме того - этот код определяет величину начального сдвига множимого в 1002=4 разряда. Код 000 на выходе 30 блока 9 устанавливает работоспособную группу блоков 1 в виде 4-3-2-1 и поступает на управляющий вход 24 блока 4, разрешая прохождение информацйи с выхода 23 первого блока 1 через группы элементов И 49 и ИЛИ 41 на информационый вход блока 5 задержки, кроме того, код 000 определяет величину начального сдвига в 0002=0 разрядов, После двух отказов блоковв устройстве образуются четыре группы по два блока 1 в каждой и значение кода на выходе 30 блока 9 определяет одну из них, например, группу 4-3 определяет код 010 на выходе 30 блока 9, который настраивает блок 4 на передачу информации с выхода 23 третьего блока 1 на информационный вход блока 5 задержки, а также определяет величину начального сдвига множимого в 0102=2 разряда; В остальных случаях блок 9 рабо- ф тает аналогично.На структурных и функциональных схемах с целью упрощения условно не показаны цепи установки в нулевое состояние регистров 34 и 35 блоков 1, триггеров 56 и 57 первой и второй групп и счетчика 53 блока 9, а также цепи синхронизации регистра 2 множимого, регистров 34 и 35 блоков 1 и регистров 36 блока 5, однако, можно отметить, что имеется общая цепь синхронизации регистров 34, 35 блоков 1 и регистров 36 блока 5 (сигналы подаются в конце каждого такта работы устройства), цепь синхронизации регистра 2 множимого (сигнал подается перед началом работы устройства и в конце каждого цикла его работы), общая цепь установки в нулевое состояние регйстров 34, 35 блоков 1 (сигнал подается перед началом любого из режимов работы устройства) и общая цепь установки в нулевое состояние триггеров 56, 57 и счетчика 53 блока 9 (сигнал подается перед началом использо 178998110 15 20 25 30 35 40 45 50 55 вания устройства при всех исправных блоках 1),Устройство работает следующим образом,В исходном состоянии регистры 34 и 35 блоков 1, триггеры 56 и 57 блока 9 обнулены.На вход 15 устройства подан сигнал, настраивающий коммутаторы 7 и 8 на передачу информации соответственно.с входа 10 устройства на инфоомационный входсдвигателя 6 и с выхода 30 блока 9 на управляющий вход сдвигателя 6. Под управлением нулевого кода на выходе 30 блока 9 управляющем входе сдвигателя 6) в регистр 2 с входа устройства записывается без сдвига и-разрядное значение множимого, По окончании записи множимого на вход 15 устройства подается сигнал, настраивающий коммутатор 7 и 8 на передачу информации с их другйх информационных входов; Под управлением нулевого кода на выходе 29 блока 9 коммутаторы 3 настроены на организацию связей между соседними блоками 1.На вход 14 устройства подан сигнал, настраивающий первый коммутатор 3 на передачу информации с входа 12 коррекции устройства на входслагаемого и-го блока 1.Работу устройства будем рассматривать для случая и=2 (а=1, 2) в следующих режимах: рабочий режим; режим реконфигурации; рабочий режим с пониженным быстродействием,РАБОЧИЙ РЕ)КИМ. В рабочем режиме в уСтройстве производится умножение и- разрядных сомножителей в течение 2.и тактов с использованием и операционных блоков 1 (все блоки 1 исправны). В каждом из ипервых тактов работы устройства на его вход 11 поступает по одному разряду, начиная с младшихмножитель. При этом в )-м блоке 1 =.1, , и) производится умножение )-го разряда множимого, поступающего на его вход множимого с )-го разряда выхода 21 регистра 2, на разряд множителя, поступающий на его вход множителя с входа 11 устройства и прибавление к младшему разряду получившегося п ри этом произведения младшего разряда произведения Ц+1)-го блока 1, сформированного в предыдущем такте и поступающего на вход слагаемого )-го блока 1 с выхода 22 )-го коммутатора 3, а также старшего разряда произведения)-го блока 1, сформированного в предыдущем : такте и храйимого в его регистре 34. Сформированные к концу такта старший и младший оазряды произведения )-го блока 1 записываются в его регистры 34 и 35 соответственно.После выполнения и первых тактов работы устройства на его вход 11 подается нулевая информация и далее осуществляется еще дополнительно и тактов, е течение которых из устройства выводится с соответствующим преобразованием. информация,хранимая в регистрах 34 и 35 блоков 1, Следует отметить, что вывод 2 п-разрядного произведения сомножителей в устройстве осуществляется через его выход 16 по одному разряду в каждом такте,В рассмотренном случае на вход 12 коррекции устройства во всех тактах подается нулевая информация, В тех же случаях, когда требуется получить округленное произведение, необходимо в первом цикле работы устройства на его вход 12 податькорректирующую информацию для округления 2 п-разрядного произведения и-разрядных сомножителей, представленных в двоично-кодированной шестнадцатеричнойсистеме счисления необходимо подать впервом такте работы на вход 12 двоичный код 1000), Это позволяет осуществить округление результата без дополнительных временных затрат, Кроме того, вход 12 может быть использован также для введения результирующей коррекции по знакам множимого и множителя в случае умножения чисел в дополнительном коде.РЕЖИМ РЕКОНФИГУРАЦИИ. В процессе функционирования блоки 1 могут отказывать. Будем предполагать, что каждый операционный блок 1 имеет средства обнаружения отказа в виде средств встроенного контроля, которые могутбыть организованы любыми известными способами, напримердублированием или контролем по модулю, Информация о состоянии блоков 1 поступает на вход 13 устройства в момент опроса средств контроля блоков 1. периодичность которого определяется различными требованиями к работе устройства. Ввиду малой вероятности одновременного отказа двух и более блоков 1, эту ситуацию рассматривать не будем.Сигнал об отказе)-го блока 1, вырабатываемый средствами встроенного контроля и поступающий на вход 13 устройства, через элементы ИЛИ 51 блока 9 и его пятый выход. поступает на выход 18 устройства, вызывая прерывание работы и перевод устройства в режим реконфигурации, Этим же сигналом счетчик 53 переключается в состояние "1", устанавливая "1" на первом выходе дешифратора 54, которая поступает на первый разряд выхода 28 блока 9, устанавливает в "1" первый триггер 56 первой группы и поступает на первый вход первого элемента И 55. В случае, если и/2+11и, то с выхода второго элемента ИЛИ 51 предпоследней ступенипирамиды на второй вход первогоэлемента И 55 поступает "1" и первый триггер 57 второй группы устанавливается в "1", которая поступает на первый разряд выхода 30 блока 9 (если же 1 )и/2, то первый триггер 57 останется в нулевом состоянии), Таким образом, на выходах блока 9 устанавливается следующая информация: "1" в первых разрядах первого 28,. второго 29 и третьего 30(если и/2+ )и) выходов, под управлением которых в устройстве формируется новая рабочая конфигурация, Сигналом с выхода 28 блока 9 в блоке 5 первый коммутатор 37 настраивается на передачу информации с информационного входа блока 5 на вход первого регистра 36 (формируется цель и/2-разрядного регистра. с "задержкой распространения от входа к выходу блока 5 равной и/2 тактов). Сигнал с выхода 30 блока 9, определяющий работоспособную часть оборудования (при 1 ) :- и/2 работоспособными считаются блоки. 1 с и/2+1)-го по и-.й наоборот), поступает на управляющий вход 24 блока 4 коммутации, который настраивается на передачу информации с выхода 23 или первого или л/2+1)- го блока 1. Кроме того, этот сигнал поступает на второй информационный вход коммутатора 8 и при подаче соответствующего сигнала на вход 15 устройства с его входа 10 через сдвигатель 6 в регистр 2 записывается множИмое циклически сдвинутое влево на и/2 разрядов(при 1)и/2) или без сдвига (при и/2+1)и).Сигнал с выхода 29 блока 9 настраивает ,и/2+1)-й коммутатор 3 на передачу информации с выхода 19 первого коммутатора 3 на вход слагаемого и/2-го блока 1, а также : оступа ьт на первый информационный вход коммутатора 8, определяя код сдвига множимаго на и/2 разрядов, который используется прй перезаписи содержимого регистра 2 множимого по окончании каждого цикла работы устройства в третьем режимеТаким образом, под управлением блока 9 в устройстве в зависимости от местонахождения отказавшего блока 1 формируются одна из двух возможных конфигураций для продолжения вычислений, При отказавшем блока 1 с 1 ) .- и/2 включаются в работу блоки 1 с (и/2+1)-го по и-й, выход 23 и/2+1)-го блока 1 соединяются с информационным входом блока 5, который настраивается на задержку в и/2 тактов, в регистр 2 при этом загружается с входа 10 устройства множимое, циклически сдвинутое влево на и/2 разрядов. Если же отказал блок 1 с и/2+1)и, то в работу включаются с первого по и/2-й блоки 1, причем выход 23 первого блока 1 соединяется с информационным входом блока 5, а вход слагаемогои/2-го блока 1 подключается к выходу 19первого коммутатора 3, в регистр 2 записывается с входа 10 устройства множимое без5 сдвига,По окончании режима реконфигурации,одновременно с записью со сдвигом или безсдвига множимого с входа 10 устройства врегистр 2 (при соответствующей настройке10 коммутатора 7 и 8) производится обнулениерегистров 34, 35 блоков 1. После этого подают управляющий потенциал на вход 15 устройства, настраивая коммутаторы 7 и 8 напередачу информации с их других информа 15 ционных входов. Устройство переходит врежим работы с пониженным быстродействием,РАБОЧИЙ РЕЖИМ С ПОНИЖЕННЫМБЫСТРОДЕЙСТВИЕМ. Этот режим харак 20 теризуется тем, что умножение и-разрядныхсомножителей производится за большее количество тактов, чем при использованиивсех имеющихся. операционных блоков 1.Так, в случае, когда количество операцион 25 ных блоков 1 в устройстве и=2 при фиксации 1 отказов 1=1, , ги) блоков 1произведение и-разрядных сомножителейвычисляется за 2 циклов, каждый иэ которых состоит из (и+ - ) тактов, используяии/2 операционных блоков 1 (при одном отказе -и/2 блоков 1, при двух отказах - и/4блоков 1 и т,д.), В каждом цикле осуществляется вычисление частичного произведения и-раэрядного множителя на и/2разрядов множимого и подсуммирование кнему сумм частичных произведений, сформированной в предыдущем цикле и хранимой в регистрах 36 блока 5 старшие40 разряды) в регистрах 35 блоков 1 (младшиеразряды). В итоге получается новая суммаФчастичных произведений. Блок.5 настраивается на задержку в (и- - ) тактов,и452Пусть после отказа 1 с 1 ) и/2 вустройстве образована новая конфигурация, в которой работоспособной являетсягруппа блоков 1 с (и/2+1)-го по и-й,. причемвыход 23 (и/2+1)-го блока 1 через блок 4коммутации подключен к информационному входу блока 5, настроенного на задержкув и/2 тактов, а вход слагаемого и-го блока 1через первый коммутатор 3 подключен к вы 55 ходу 26 блока 5. Умножение и-рэзрядныхсомножителей в устройстве выполняется эадва цикла ио и+и/2) аов каждыйВ первом цикле работы устройства вычисляется частичное произведение и/2 младших разрядов множймого, которое хра 15 1789981 16разряду, начиная с младших, на вход 11 5 устройства, Работа блоков 1 аналогична рассмотренному выше основному режиму.,10 цикла на вход 14 устройства подается сигнал, разрешающий прохождение информации с выхода 26 блока 5 на вход слагаемого регистра 2 с помощью коммутатора 7 и сдвигателя 6 циклически сдвигается влево на и/2разрядовпод управлением кода на выходе 50 блока 1 в каждом из и/2 первых тактах второго цикла из блока 5). нится в регистре 2 циКлически сдвинутым влево на и/2 разрядов, на и-разрядный множитель, который поступает в течение первых и тактов первого цикла по одному Отличие состоит в том, что по окончании каждого такта с выхода 23 (и/2+1)-го блока 1 в первый регистр 36 блока 5 записывается очередной разряд частичного произведения (запись первого разряда частичного произведения производится во втором такте первого цикла, т.к, в первом такте этот разряд записывается в регистр 35 (и/2+1)-го блока 1), В (и/2+2)-м такте первого цикла первый разряд частичного произведения с выхода 26 блока 5 поступает на первый информационный вход первого коммутатора 3, однакона вход слагаемого и-го блока 1 не проходит, как и последующие (и/2-1) разрядов частичного произведения (что достигается подачей соответствувщего сигнала на вход 14 устройства), поскольку младшие и/2 разрядов частичного произведения являются разрядами окончательного результата и в последующих вЫчислениях не участвуют.По окончании (и+1)-го такта первого п-го блока 1 и одновременно с записью в последующих и/2-1 тактах первого цикла в первый регистр 36 блока 5 старших и/2 разрядов частичного произведения, через вход слагаемого и-го блока 1 осуществляется запись п/2 младших разрядов этого произведения в регистры 35 блоков 1,В последнем такте цикла содержимое 29 блока 9, так что на входы множимого участвующих в работе блоков 1 поступают старшие и/2 разрядов множимого.Во втором цикле работы устройства вычисляется частичное произведение множителя на и/2 старших разрядов множимого и подсуммирбвание к нему и старших разрядов частичного произведения, сформированного в первом цикле (и/2 разрядов частичного произведения первого цикла хранятся в регистрах 35 блоков 1, а п/2 разрядов йоСтуйайуг на вход слагаемого и-го Как в первом, так и во втором циклах в течение их первйх и тактов на вход 11 устройства поступает по одному разряду, начи 15 20 ная с младших, множитель, а в течение последних и/2 тактов циклов - нулевая информация.Следует отметить, что вывод 2 п-разрядного. произведения сомножителей осуществляется через выход 16 устройства в первые и/2 тактов первого цикла (младшие и/2 раз-. рядов произведения) и в каждом такте второго цикла (старшие и+и/2 разрядов произведения),При возникновении второго отказа среди участвующих в вычислениях блоков 1 (отказы блоков 1 из отключенной части устройства не регистрируются) устройство вновь переходит в режим реконфигурации, который проходит аналогично рассмотренному выше случаю, При этом счетчик 53 переключается в очередное состояние "2" и:на втором выходе дешифратора 54 появляется "1", которая устанавливает второй тр.иггер 56 первой группы в "1" и разрешает прохождение информации через второй элемент И 55, при этом второй триггер 57 второй группы устанавливается в "1" (если - + 1)- ) или остается2 4в "0" (если -)п).а -После завершения режима реконфигурации устройство вновь переходит в рабочийрежим с пониженным быстродействием и продолжает функционирование.Когда в устройстве будет зафиксирован гл-й отказ блоков 1, то образуется конфигурация из одного блока 1, выход 23 которого через блок 4 коммутации подключаешься к информационному входу блока 5, настраиваемого на задержку в (п) актов, Входслагаемого этого блока 1 через соответствующий коммутатор 3 и первый коммутатор подключается к выходу 26 блока 5 задержки.Далее устройство работает аналогично,Таким образом, устройство за счет реконфигурации после отказов операционных блоков 1 и продолжение вычислений с использованием части исправного оборудования при пониженном быстродействии сохраняет работоспособность до о 92 п отказов операционных блокбв, что повышает надежность устройства,Устройство состоит из однотипных узлов и блоков, что делает его персйективным при разработке современных наращиваемых средств на БИС и СБИС.Технико-экономические преимущества устройства умйожения заключается в его более высокой надежности, достигаемой эа счет реконфигурации устройства,Группа блоковпродолжающая работу Количество отказов блоков 1 Выхсд 288-7-6-5-4-3-2-18-7-6-5 4-3-2-1 8-7 6-5 4-3 2-18 7 6 5 4 3 2 1 ООО 100 100 010 010 010 010 001 001 001 001001 001 001 001 ООО 100 100 110 110 110 110 111 111 111 111 111 111 111 111 000 100 100 110 100 010 000 111 110 101 100 011 010 001 000 0 2 3 3 3 3 3 .3 3 3 Формула изобретения Устройства для умножения, содержащее п операционных блоков (и - разрядность мнОжимого), регистр множимого, блок задержки и первый коммутатор, управляющий вход которого соединен с первым управляющим входом устройства, вход множителя которого соединен с входами множителя и операционных блоков, входы множимого которых соединены с выходами соответствующих разрядов регистра множимого, первый и второй информационные входы первого коммутатора соединены соответственно с входом коррекции устройства и выходом блока задержки, э выход - с входом слагаемого и-го операционного блока, отл ича ющеес я тем,что, с целью повышения надежности устройства, оно содержит (и) коммутаторов, блок коммутации, сдвигатель, коммутаторы множимого и кода сдвига и блок управления реконфигурацией, причем вход слагаемого 1-го операционного блока (1=1п) соединен с выходом (и+1)-го коммутатора; первый информационный вход которого соединен с выходом первого коммутатора, управляющий вход блока задержки соединен с первым выходом блока . управления реконфигурацией, второй выход которого соединен с управляющим входом 1-го коммутатора (1=2,л) и первым информационным входом коммутатора кода сдвига, выход которого соединен с управляющим входом сдвигателя, информационный вход которого соединен с выходом коммутатора множимого, первый информационный вход которого соединен с входом множимого устройства, второй управляющий вход которого соединен с управляющими входами коммутаторов множимого и кода сдвига; выход сдвигателя соединен с входом регистра множимого, вйход которого соединен с вторым информационным входом коммутатора множимого, выход М-го операционного блока соединен с вторым информационным входом (и+2)-го коммутатора и к-м информационным входом блока коммутации, первый информационный вход которого соединен с выходом первого операционного блока, а выход - с информационным входом блока задержки и выходом результата устройства, вход контроля которого соединен с входом блока управления реконфигурацией, третий выход которого соединен с управляющим входом блока коммутации и вторым информационным входом коммутатора кода сдвига, четвертый и пятый выходы блока управления реконфигурацией соединены соответственно с выходами отказа и прерывания устройства.