Накапливающий сумматор

СОВЕТСНИХЛИСТИЧЕСНБЛИН 119) 111) ПИСАНИЕ ИЗОБРЕТВТОРСКОМУ СВИДЕТЕЛЬСТВУ М 13Н Субботи ШК4. ОСУДАРСТВЕННЦЙ КОМИТЕТО ИЗОБРЕТЕНИЯМ И ОТКРЫТИЯРИ ГННТ СССР(57) .Изобретенительной технике евиС н8.8)свидетельство СССРС 06 Р 7/50, 1982.11 роектирование элеЭВМ, - М.: Высшая196, рис. 11, 1А 1 О 1 ЦИЙ СУММАТОРе относится к вычисли может быть исполь(51)5 С 06 Р 7/50, 7/60 зовано в устройствах передачи информации. Целью изобретения является повышение точности накапливающего сумматора при использовании его в качестве устройства усреднения входного числа для схем фазовой подстройки. Накапливающий сумматор содержит регистр1, комбинационный сумматор 2, двамажоритарных элемента 3,4, элементНг. 5,элемент Иб, триггер 7, элемент ИСКЛОЧЫОЮЕ ИЗИ 8 шину 9 синхронизации и шину10 входного числа, соединенные междусобой функционально. 1 ил.Изобретение относится к вычислительной технике и может быть исполь-зовано в устройствах передачи информации.Цель изобретения - повышение точности накапливающего сумматора прииспользовании его в качестве устройства усреднения входного числа длясхем фазовой подстройки.ОНа чертеже представлена функциональная схема накапливающего сумматора.Накапливающий сумматор содержитрегистр 1, комбинационный сумматор 2, 5первый 3 и второй 4 мажоритарныеэлементы, элементы НЕ 5 и И 6, триггер 7, элемент ИСКЛЮЧАКВЕЕ ИЛИ 8, шины синхронизации 9 и входного числаО, соединенные между собой функционально.Накапливающий сумматор в качествеустройства усреднения входного числаработает следующим образом.Код первого слагаемого хранится врегистре 1, а код второго слагаемогопоступает по шине 10.В комбинационном сумматоре 2 производится сложение двух чисел, из которых первое поступает по шине 10,а второе - с выходов регистра 1. Образованная сумма по импульсу синхронизации, поступающему по шине 9 синхронизации, записывается в регистр 1.Элемент ИСКЛЮЧАЮЩЕЕ ИЛИ 8 сравниваетзнаки входного и выходного чисел. Ес.ли значения знаковых разрядов на выходе накапливающего сумматора и входного числа одинаковые (происходит накопление положительных или отрицатель.40ных чисел), то с выхода элемента ИСКЛЮЧАКЩЕЕ ИЛИ 8 уровень логическогонуля поступает на информационный вход триггера 7 и записывается в него поимпульсу синхронизации. 45Данный уровень логического нуля умножается элементом И 6 на длитель ность импульса синхронизации и поступает на первые входы мажоритарныхэлементов 3 и 4, на вторые .входы которых поступает уровень логического нуля, и, независимо от уровня натретьих входах, на выходах мажоритарных элементов 3 и 4 присутствует уровень лбгического нуля, который поступает на установочные входы регистра 1, не влияя на них. Накапливающий сумматор в этом случае суммирует входные числа и результат накапливает в регистре 1, замещая предыдущее содержание.Если знак входного числа изменился и значения знаковых разрядов на выходе накапливающего сумматора и .входного числа разные ("0" и "1" или "1" и "0" соответственно), это означает, что накопление необходимо прекратить, так как тактовая частота на приеме схемы фазовой подстройки сравнялась с тактовой частотой на передаче и накапливающий сумматор в этом случае необходимо обнулить или установить в единичное состояние в зависимости от знака входного числа.11 ри разных знаках входных и выходных чисел накапливающего сумматора на выходе элемента ИСКЛЮЧАЯЕЕ ИЛИ 8 формируется уровень логической единицы, поступающий на информационный вход триггера 7. 11 о импульсу синхронизации уровень логической единицы записывается в триггер,7 и с его выхода поступает на первый вход элемента И б, на выходе которого формируется импульс длительностью, равной импуль су частоты синхронизации. Данный импульс поступает на первые входы мажоритарных элементов 3 и 4. Если на входе накапливающего сумматора положительное число, то на третий вход мажоритарного элемента 3 поступает уровень логической единицы, а на третий вход мажоритарного элемента 4 - уровень логического нуля, На выходе мажоритарного элемента 3 формируется уровень логической единицы, поступающий на вход установки регистра 1 в ноль, а на выходе мажоритарного элемента 4 - уровень логического нуля. На разрядных выходах регистра 1 формируются уровни логического нуля, Если на входе накапливающего сумма" тора отрицательное число, то на третий вход мажоритарного элемента 3 поступает уровень логического нуля, а на третий вход мажоритарного элемента 4 - уровень логической единицы. На выходе мажоритарного элемента 3 формнруется уровень логического нуля, а на выходе мажоритарного элемента 4 - уровень логической единицы, поступающий на вход установки регистра 1 в единицу. На разрядных выходах регистра 1 формируются уровни логической единицы. Регистр 1 обнуляется или устанавливается в единичное состояние1640685щ и й с я тем, что, с целью повышения точности при использовании накапливающего сумматора в качестве устройства усреднения входного числа длясхем фазовой подстройки, в него введены первый и второй мажоритарныеэлементы, элемент НЕ, элемент И, триггер и элемент ИСКЛЮЧАКЩЕЕ ИЛИ, причем выход знакового разряда регистра соединен с первым входом элементаИСКЛЮЧАЮЩЕЕ ИЛИ, второй вход которого соединен со знаковым разрядом шины входного числа и с входом элемента НЕ, выход элемента ИСКЛЮЧАКЩЕЕ ИЛИсоединен с,информационным входом триггера, выход которого соединен с первым входом элемента И, второй входкоторого соединен с синхровходами20 триггера и регистра, выход элементаИ соединен с первыми входами первогои второго мажоритарных элементов,вторые входы которых соединены с шиной нулевого потенциала, выход элемента НЕ соединен с третьим входомпервого мажоритарного элемента, выход которого соединен с входом установки в нулевое состояние регистра,вход элемента НЕ соединен с третьимвходом второго мажоритарного элемента, выход которого соединен с входомустановки в единичное состояние регистра. и вновь начинает накапливать входные числа.Установка регистра 1 накапливающего сумматора в ноль или единичное состояние необходима для коррекции знаков входного и выходного чисел,Эффективность использования предлагаемого накапливающего сумматора в схеме фазовой подстройки заключается в том, что позволяет повысить точность фазовой подстройки тактовой частоты. Схема определяет равенство тактовых частот на передаче и приеме, 15 что позволяет повысить помехоустойчивость системы. формула изобретения Накапливающий сумматор, содержащий комбинационный сумматор и регистр, разрядные выходы которого соединены соответственно с входами первой группы комбинационного сумматора, входы 25 второй группы которого соединены с шиной входного числа накапливающего сумматора, разрядные выходы комбинационного сумматора соединены соответственно с информационными входами ре гистра, вход синхронизации которого соединен с шиной синхронизации накапливающего сумматора, о т л и ч а ю -Составитель В. ГусевРедактор В,Бугренова Техред С,Мигунова Корректор Н Ревская Заказ 1017 Тираж 402 Подписное ВНИИ 11 И Государственного комитета по изобретениям и открытиям прн ГКНТ СССР 113035, Москва, Ж, Раушская наб., д. 4/5 Производственно-издательский комбинат "Патент", г.ужгород, ул. Гагарина, 101