Схема формирования переносов сумматора

(51) 5 С 06 Г 7/50 ЕН ТЕЛЬСТВ К АВТОРСКОМУ рски 1 Тпг.годцс 11 ЛЫя оп - 1/е я 32,/ОСОВ вычислииспольея к быт аторах.овьппение ядныхявляемы Аор сумм ся и ир/ни ГОСУДАРСТВЕННЫЙ КОМИТЕТПО ИЭОБРЕТЕНИЯМ И ОТКРЫТИЯМПРИ ГКНТ СССР ПИСАНИЕ ИЗ(54) СХЕМА фОРМИРОВЛНИЯ ПГСУММАТОРА(57) Изобретение относи гтельной технике и можетзовано в многоразрБелью изобретенияг,ЯО., 1624443 А 1 переносов сумматора. Схема содержитпоследовательно включенные секцииобходного переноса, каждая из которых состоит из блоков 1 переноса,имеющих каждый вход 2 распространения, вход 3 генерации переноса, вход4 и выход 5 переноса, вход 6 синхронизации и выход 7 распространенияпереноса, элементов ИЛИ-НЕ 8, 9,элемента И-НЕ 10, элемента НЕ 11 иМОП-транзисторов 12-15, имеет вход16 и выходы 17 сквозного и вход 18и выход 19 обходного переносов и подключена к шине 20 питания, обшей шине 21, шине 22 синхронизации схемы,Поставленная цель достигается путемэлектрической развязки цепей сквозного и обходного переносов. 2 ил.Изобретение относится к вычислигельной технике и может быть использовано в быс гродействующих многоразрядных суммагордх.Пель изобретения - повышение быстродействия схемы.Нд фиг. 1 представлена схема секции обходного переноса на четыре разряда; на фиг. 2 - один из вариантов схемотехнической реализации блока 10 переноса.Схема формирования переносов суммагора содержит последовательно включенные секции переноса, каждая из которых (фиг. 1) состоит из блоков 1переноса, имеющих по одному входураспространения 2 и генерации 3 переноса, входу 4 и выходу 5 переноса, входу синхронизации б и выходу распространения переноса 7, элементов ИЛИ-НЕ8 и 9, элемента И-НЕ 10, элемента НЕ11 и МОП-транзисторов 12-15, имеетвходы и выходы сквозного 16 и 17 иобходного 18 н 19 переносов и подключена к шине 20 питания, общей шине 21,шине 22 синхронизации, входам генерации Ь . и распространения Р, переноса и выходам переноса Г схемы.Схема работает следующим образом,В первой фазе нд вход 22 синхронизации подается сигнал, значениекоторого соответствует уровню логической единицы. При этом на выходахэлементов ИЛИ-НЕ 8 и 9 устанавливают 35ся нулевые значения сигналов, транзисгоры 14 и 15 закрываются, но открываегся транзистор. 13. В результатецепь обходного переноса (выход 19)предздряжается до уровня логической 40еЛиницы. Лцалогично схемотехническаяреализация блока 1 обеспечивает установку уровня логической единицы в цепи сквозного переноса (входы 4 и выходы 5 блоков 1), образованной последовательно включенными блоками 1. После перехода цепей переноса в заряженное состояние происходит смена инверсных значений сигналов на входахгенерации 6, = Ь у где Х и50двоичные разряды входных слагаемыхсуммагора) ц распространения (РХ ДГ 7 ) переппсп,1Во второй фазе на вход 22 подаетсясигнал, имеющий уровень логическогонуля. Если Р, = О и б = 1, то на выход 5 г-го б)локд 1 проходит сигнал сего входа 4 . Если Р, = 1 и О ; = О, тонд выходе 5 .-го блр)ка 1 устдцдвливается уровень логического нуля независимо от значения сигнала цд его входе 4, В противном случае (Р, = 1 и Ь, = 1) на выходе 5 -г блока 1 сохраняется .единичное значение сигнала. Для выполнения указанные выше функций блок 1 переноса может быть реализован на двух элемецтах ИЛИ-НЕ 23 и 24 и трех транзисторах 25-27(фиг.2). Таким образом по цели сквозного переноса происходит распространение инверсных значений сигналов переноса (С; = 1; + ,С;,). Одновремен; но на выходах 7 блоков 1 устанавливаются прямые значения сигналов распространения переноса (Р,) . Причем, если Р, = =- Рп , = 1, то на выходе элемента И, образованного последовательно включенными эпемецтами 1 О и 11, устанавливается единичное зцачецце сигнала. Транзистор 12 огкрывается и, так как транзистор 13 закрыт, на выход 19 проходит сигнал с входа 18ъ.(С = С ). Таким образом происходит распространение инверсных сигналов переноса по цепи обходцого переноса.При переходе схемы во вторую фазу рабогы снимается блоки,)овкд с э,1 ементов ИЛИ-НЕ 8 и 9 и цд затворах транзисторов 14 и 15 устацавлцвд)р)тся инверсные значения спгцдлов с выходов 17 и 19 соответственно. Если низкийуровень сигцдла установился хотя бы на одном из выходов 17 или 19 (Гп = 0 или Г, = 0), то огкрываются оба транзистора 14 ц 15. В резульгате сигналы ца выходах 17 и 19 будут иметь одинаковые значения(С = С), Таким образом происходит связь цепей обходного и сквозного переноса. Причем данная связь практически исключает влияние цдразитцых емкостей в цепи сквозного переноса на динамические характеристики цепи обходного переноса.Формула и з о б р е т е н и яСхема формирования переносов сумматора, содержащая секции обходного переноса, каждая цз которых состоит из и блоков переноса, элемента И-НЕ, элемента НЕ и обходного транзистора, причем в каждой секции затвор обходного транзистора соединен с выходом элемента НЕ, вход коте рого с)едццец с выходом элемента 11-.Е, ка, дый вх д когорого соединен с выходом рдспро1624443 Фиг, 2 странения переноса соответс гвующегоблока переноса данной секции, истокобходного транзистора первой секциисоединен с входом переноса схемы ивходом переноса первого блока переноса схемы, а исток обходного транзистора каждой последующей секциисо стоком обходного транзистора предыдущей секции, выход переноса каждого блока переноса схемы соединенс входом переноса следующего блокапереноса схемы и соответствующим выходом переноса схемы, входы синхронизации всех блоков переноса схемыобъединены и подключены к входу синхронизации схемы, каждый из входовгенерации и распространения переносасхемы подключен к одноименному входу соответствующего блока переносасхемы, о т л и ч а ю щ а я с я тем,что, с целью повьпиения быстродейсгвия схемы, в каждую секцию обходногопереноса введены два элемен га ИЛИ-НЕи трц грацзистора, причем в каждойсекции сток первого транзистора соединен со стоком обходного транзистора, истоком в горого транзистора ипервым входом первого элемецта ИЛИ-НЕ,выход которого соединен с затвором третьего транзистора, исток которого соединен с выходом переноса и-го блока переноса данной секции и первым входом второгоэлемента ИЛИ-НР,выход которого соединенс затвором второго транзистора, вторые входы всех элементов ИЛИ-НЕ схемы и затворы первых транзисторов секций объединены и подключены к входусинхронизации схемы, истоки первыхгранзисторов секций подключены к ши не питания схемы, а стоки вторых цтретьих гранзисторов секций - к общей нине схемы.