Устройство для преобразования двоично-десятичных чисел в двоичные

ОСУДАРСТВЕННЫЙ КОМИТЕТПО ИЗОБРЕТЕНИЯМ И ОТНРЫТИПРИ ГКНТ СССР АВТОРСКОМУ СВИДЕТЕЛЬСТВУ(57) Изобретение относится к вычислительной технике и может быть использовано в устройствах для преобр эования двоично-десятичных чисел вдвоичные, Цель изобретения - повыщение достоверности функционированияустройства. Устройство содержит пре"образователь 1 двоично-десятичныхчисел в двоичные, узлы 2 и 4, определяющие остаток от деления входногочисла соответственно на три и пятьузлы 6, 3 и 5, вычисляющие остатокот деления выходного числа на пятнадцать, а далее на три и пять, схемысравнения 7 и 8, сравнивающие делимость входных и выходных чисел натри и пять, и элемент ИЛИ, которыйобъединяет результаты сравнения ивырабатывает сигнал контроля преобра"эования по модулю пятнадцать. 7 ил. Я30 Изобретение относится к цифровойвычислительной технике, может бытьиспользовано при построении контроли, руемых двоично-десятичных преобразо 5вателей и является усовершенствованием устройства по авт, св, СССРУ 911505,Цель изобретения - повышение достоверности функционирования устройства.На фиг.1 представлена функциональная схема описываемого устройства;на фиг.2 - 7 - варианты реализациипервого и второго узлов сверток по 15модулю три, узлов свертки (первогои второго) по. модулю, пять, узласвертки по модулю пятнадцать, первойи второй схем сравнения соответственно 20Устройство содержит преобразователь 1 двоично-десятичных чисел вдвоичные, первый 2 и второй 3 узлысверток по модулю три, первый 4 ивторой 5 узлы сверток по модулю пять, .25узел 6 свертки по модулю пятнадцать,первую 7 и вторую 8 схемы сравнения,элемент ИЛИ 9, информационный вход10 устройства, выход 11 устройства,контрольный выход 12 устройства,элемент ИЛИ 13, сумматооы 14 - 17,четырехразрядные сумматоры 18 и двухразрядные сумматоры 19 элементы И20, ИСКЛЮЧАЮЩЕЕ ИЛИ 21, коммутатор 22элементы ИЛИ 23, НЕ 24.35Устройство работает следующимобразом.На вход 10 устройства поступаетдвоично-десятичный код Ачисла,который преобразуется в двоичный код 0В преобразователем 1 и выдаетсяна выход устройства 11. АВ.Кроме того двоична-десятичный кодА ю числа с входа 1 О устройствапоступает также на вход первого узла 452 свертки по модулю три. а разрядымладшей тетрады этого кода - навход первого узла 4 свертки по модулюпять, которые определяют остаткиот,деления двончно-десятичного кодаА 1 р на три и пять соответственно,С выхода преобразователя 1 двоичный код В, поступает также на вход 6узла свертки по модулю пятнадцать,который определяет четырехразрядныйостаток от деления двоичного кодаВ -.на пятнадцать, Полученный остатокпоступает далее на входы вторых узлов3 и 5 свертки по модулю три и по модулю пять, которые определяют остатки от деления двоичного кода В на три и пять соответственно.Остатки по модулю три с выхода первого 2 и второго 3 узлов свертки по модулю три поступают на входы первого узла 7 сравнения, а остатки по модулю пять с выходов первого 4второго 5 узлов свертки по модулю пять поступают на входы второго узла 8 сравнения.Поскольку число в двоично-десятичном коде Ади в двоичном коде Вимеет одинаковую делимость на три и пять, то при правильной работе устройства сравниваемые остатки совпадут, первая 7 и вторая 8 схемы сравнения выработают на выходах нулевые значения, Эти значения объединяются по ИЛИ на элементе 9, который формирует на выходе устройства 12 сигнал о его правильной работе.При несовпадении сравниваемых остатков, что возможно при неисправном устройстве, один или оба узла сравнения 7 и 8 устанавливают свой выход, а следовательно, н контрольный выход устройства 12 в единичное значение. Это значение свидетельствует о неисправности устройства.Первый узел свертки по модулю три (фиг,2) содержит 1-1 четырехраэрядных сумматора (например, микросхема 155 ИМЗ) и два.двухраэрядных сумматора (например, микросхема 155 ИИ 2), где 1 - количество тетрад кода АС двух разрядов выхода 2 снимается значение остатка по модулю три входаного числ а А. Ост атки (первый и второй) по модулю трикодируются кодами 01 и 10 соответственно, Коды 00 и 11 соответствуют делимости числа на три нацело. На фиг. 3 изображен второй узел свертки по модулю три. На фиг.4 показано выполнение узлов 4 и 5 на сумматорах и логических элементах, аботающих в соответствии с табл, 1 истинности, На фиг.5 - узел свертки по модулю пятнадцать, содержащий 1/4сумматоров (микросхема 155 ИМЗ), где 2 - длина двоичного числа В;. На четырехразрядном выходе узла 6 образуется код остатка от деления числа В на модуль пятнадцать. На фиг.6 приведена первая схема 7 сравнения, выполненная на коммутаторе 155 КП 5 и инверторе в соответствии с табл,2 истинности.Т аблиц а 1 Т аблиц Входы Выходы 14624894пор аз рядн ое ср авнение преобразованныхкодов, и элемейт ИЛИ, формирующийсигнал сравнения1212 Г 4321 321 0000 000 000 0000 0001 001 0010 010 0010 0011 0011 О 1 0100 100 0100 0101 О 01 101 0110 001 30111 0111 010000 011 1000 1001 0 1001 100 1010 10 010 1011 1011 001 1100 010 1100 1101 1а 1101 011 1001110 0а110 1111 101 1111На фиг.7 показана вторая схема 8 сравнения, которая содержит трехвходовые элементы И, выделяющие значение "101" в сравниваемых кодах, двухвходовые элементы И, преобразующие это значение кодов в значение "000" элеф менты ИСКЛЮЧАЮЩЕЕ ИЛИ выполняющие 5 Формула изобретения Устройство для преобразования двоично-десятичных чисел в двойчные по 1 О авт. св,911505, о т л и ч а ю щ ее с я тем, что, с целью повышениядостоверности функционирования уст"ройства, в него введены первый и второй узлы свертки по модулю три, 5 первый и второй узлы свертки по моду"лю пять, узел свертки по модулю пятнадцать, первая и вторая схемы сравнения и элемент ИЛИ, причем входпервого узла свертки по модулю три 20 соединен с информационным входомустройства, входы разрядов младшейтетрады которого являются входами .первого узла свертки по модулю пять,вход узла свертки по модулю пятнад цать соединен с выходом устройства,а выход - с входами вторых узловсверток по модулю три и модулю пять,выходы которых подключены к первымвходам первой и второй схем сравне ния соответственно, вторые входы которых подключены к выходам первыхузлов сверток по модулю три и по модулю пять соответственно, а выходысоединены с первым и вторым входами З 5,элемента ИЛИ, выход которого являетсконтрольным выходом устройства.1462489 е.8 ие тор А.Маковская 56 Тираж 879 Подписноеударственного комитета по изобретениям и открытиям при ГК113035, Москва, Ж, Раушская наб., д. 4/5 зводственно-издательский комбинат Патент , г. Ужгород, ул. Гагарина11