Патенты с меткой «двоичные»

Номер патента: 133681

Опубликовано: 01.01.1960

Авторы: Котляров, Михайлычев, Руцкая

МПК: H03M 7/12

Метки: двоичные, десятичных, преобразования, чисел

...генератора 14 пачек импульсов. Генератор выдает необходимое число сдвиговых импульсов. Число последних равно разрядности выходного регистра П, Сдвиговые импульсы подаются на сдвиговые входы 17 четырехразрядного регистра со сдвигом двоично-десятичного кода, двух последовательных сумматоров П 1 и 1 Г, пг-разрядного выходного регистра (ггг - количество разрядов преобразуемого числа) и промежуточных триггеров 18 и 19, необходимых для осуществления фиксированных задержек.Десятично-двоичное число с четырехразрядного регистра проходит, начиная с младших разрядов, через сумматор 1 Пна старший разряд (т) выходного сдвигающего регистра. Сумматор 1 П производит последовательное суммированиеиг+г= ог+ Р -В данном случае и,= оо+ р,= 0+5=5.Генератор...

Номер патента: 142822

Опубликовано: 01.01.1961

Автор: Бацких

МПК: H03M 7/12

Метки: двоичные, десятичных, преобразования, чисел

Номер патента: 260962

Опубликовано: 01.01.1970

Авторы: Васильев, Гащак, Раисов, Шаламов

МПК: H03M 7/12

Метки: двоичнодесятичных, двоичные, преобразования, чисел

...по выходу И открываются вентили 5, б канала сложения и начинается продвижение 1 по распределителю импульсов 10.Выходные сигналы распределителя 10 производят считывание с предварительно очищенного регистра памяти результата 11 и с регистра памяти тетрад 1.Выходная информация регистра памяти результата П (в первом цикле работы - О) и регистра памяти тетрзд 1 поступает через открытый вентиль б на первый вход сумматора 9, а через вентиль 5 на второй вход сумматора. Выходной сигнал сумматора 9 задерживается по отношению ко входному на один такт,Если в результате суммирования получается 1, то сигнал появляется на выходе сумматора 5, если же О - на выходе 5. Наличие сигнала 5 позволяет замкнуть цепь выходного сигнала распределителя 10 без...

Номер патента: 269598

Опубликовано: 01.01.1970

Авторы: Васильев, Качковска, Раисов, Шаламов

МПК: H03M 7/12

Метки: двоично-десятичных, двоичные, преобразования, чисел

...сдвигающего регистра.Это позволяет повысить быстродействие устройства за счет выполнения операций сложения и умножения в одном и том же цикле преобразования, а также упростить его схему. Схема описываемого устрна на чертеже.Устройство содержит сдв1, линию задержки 2, сдвиг5 один двоичный разряд, лисдвигающую число еще наряда, одноразрядный трехв4, регистр тетрад 5, шину б 0 Устройство реализует преобразование поуказанным выше формулам и работает следующим образом,Из регистра тетрад 5 через сумматор 4 впредварительно очищенный сдвигающий ре 5 гистр 1 вводится значение старшего разрядапреобразуемого числа. Затем с помощью сдвигающих импульсов по шине б записанный врегистре 1 код сдвигается через линии задержки 2 и 3 в сумматор 4.20...

Номер патента: 269998

Опубликовано: 01.01.1970

Авторы: Городилов, Залавский, Мартынов

МПК: H04B 3/02, H04M 7/00

Метки: выделения, двоичные, импульсы, огибающей, преобразования, речевого, сигнала

...пределах одного интервала времени между соседними тактовыми импульсами. Триггер 4 управляет клапаном 2.Схема совпадения 5 после перехода всех ячеек двоичного счетчика 8 в последнее для него по,чожение выдает импульс, перебрасыва269998 Предмет изобретения Составитель М. Порфирова Редактор Л, В. Калашникова Тсхрсд Л. В. Куклина Корректор Т. ЛаврухинаЗаказ 2163/16 Тиратк 480 Подписное1.1 НИИПИ Комитета но делам изобретений и открьтнй нрн Совете Мшистров СССРМосква, Ж, Раушская наб., д. 45 Типография, п р. Сапунова, 2 ющий триггер 4 в такое положение, при котором клапан 2 запирается,Узел фиксации 7 в момент появления очередного тактового импульса фиксирует положение всех ячеек счетчика 3, соответствующее числу подсчитанных импульсов.Датчик б...

Номер патента: 311474

Опубликовано: 01.01.1971

Авторы: Герхард, Инго, Людвиг

МПК: H03M 7/12, H03M 7/28

Метки: двоичные, десятичных, обратно, преобразования, чисел

...при тех же условиях кодопреооразователей 4приведен в табл. 2.Таблица 2 Ял 0123456789=-У. 20 4 8 2 6 О 4 8 2 6 2 5 9 3 7 1 5 9 3 7 2 0 00 ЕЕ О О О ЕЕ 60112=0 Л 260482604О О 1 ЕЬ О О ЕУ Ь 10000011.ЕЕ.Еи 1 сла в десятичное представление 1 с цифрами,закодированными любым способом), двоичноечисло вводится в регистр 1 так, что веса двоичных разрядов повышаются в направленииЛсдвига, В течение - тактов проводится одКповременное преобразование в кодопреобразователях 4 всех разрядов, после чего осуществляется сдвиг содержимого регистра 1 ца К1 О разрядов, Десятичное число, состоящее из Ждесятичных цифр, сосчитывается группами скодопреобразователей 4,по цепям 7, причемвеса десятичных разрядов повышаются, начиная с 1-го разряда устройства,...

Номер патента: 329525

Опубликовано: 01.01.1972

Авторы: Масол, Никитенко, Саинчина

МПК: H03M 7/12

Метки: двоично-десятичных, двоичные, преобразования, чисел

...сложения двоичных кодов десятичных чисел (от 0 до 9) ц умножения 10 их ца 10.В исходном состоянии динамический регистр 1 и регистр тетрады б установлены в нуль. Вентиль 2 открыт, а вентили 3 - 5 закрыты сигналами по шине 10. Старший разряд 15 преобразуемого числа в двоично-десятичномкоде поступает в регистр б параллельным кодом.После приема числа происходят свцг егочерез вентиль 5 и сложение с содержимым дц цамического регистра 1, поступающим на сумматор 8 через вентиль 2 и схему ИЛИ 7.В результате за первый цикл работы динамического регистра 1 в него записывается сумма О+а. Во время второго цикла работы дц намического регистра закрывается вентиль 2,а вентили 3 - 5 открываются. Вследствие этого числа на сумматор 8 поступают через вентили...

Номер патента: 437068

Опубликовано: 25.07.1974

Автор: Степанов

МПК: G06F 5/02

Метки: двоично-десятичных, двоичные, преобразования, чисел

...триггеров 23 - 26 второй тетрады. При этом на одноразрядный сумматор 2 поступают три слагаемых (с триггеров 20, 22, 23) . Однако при использовании двоично-десятичного кода 8, 4, 2, 1, при наличии единицы в триггере 23 старшего разряда второй тетрады, в триггерах 24 и 25 могут быть только нули, и наоборот: при наличии единиц в триггерах 24 или 25, в триггере 23 может быть только437068 Составитель В, Игнатуп 1 енкоТехред А. Дроздова Корректор А. Дзесова Редактор О, Кунина Заказ 7416 Изд.89 Тираж 624 Подписное ЦНИИПИ Государственного комитета Совета Министров СССР по делам изобретений и открытий Москва, Ж, Раушская наб д, 45Типография, пр, Сапунова, 2 нуль. Таким образом, при наличии сигнала единица на входе схемы ИЛИ 33 с выхода триггера...

Номер патента: 439801

Опубликовано: 15.08.1974

Авторы: Андреев, Арский, Зарубин

МПК: G06F 5/02

Метки: двоичные, десяти, преобразования, чисел, ьных

...чисел.Устройство содержит также схе 1 И 20, элемент задержки 21, шипу 22 тактовых импульсов, шину 23 сигнала 11 ачало преобразования. Дешифратор 9 выполнен на схемах ИЛИ 24 - 28, И 29 - 31, И-НЕ 32,Перед преобразованием числа, вручную или автоматически от внешнего устроиства управления, по шине 23 подастся сигнал Начало преобрязовяния. Этим спгпялоъ устанавливаются в О триггеры счстшка 2 и сумматора 19, а управляющие триггеры 16 - 18 блока 8 формирования двоичных эквивалентов - в 1.Тактовые импульсы при этом через схему И 20 и вентили дешифратора 3 проходят на клеммы переключателей 5 - 7. Первый тактовый импульс через соответствующий вентиль, связанный с нулевой шиной переключателей, устанавливает в О управляощий триггер, если...

Номер патента: 473179

Опубликовано: 05.06.1975

Автор: Штурман

МПК: G06F 5/02

Метки: двоично-десятичных, двоичные, универсальный, чисел

...Управляющий импульс для данного разряда Й переводит переключатель эквивалентов 1 на считывание из блока 2 двоичного эквивалента (10) Число ячеек блока2, который в частном случае может быть реализован в виде диодного шифратора, равняется числу преобразуемых десятичных разрядов исходного числа К,Выбранный двоичный эквивалент (10),поступает на вход формирователя 3, с выхода которого снимается полный комплект издевяти эквивалентов для каждого разрядаК. Двоичные эквиваленты (Ь; 10")у которых Ь; представляет собой степень числа 2(т, е. 1; 2; 4 и 8) вырабатываются засчет сдвига исходных эквивалентов (10"),.Сдвиг на соответствующее число тактов осуществляется с помощью элементов линии задержки формирователя 3 в сторону старшихразрядов. Остальные...

Номер патента: 511713

Опубликовано: 25.04.1976

Авторы: Вакуров, Пушкина, Соловяненко

МПК: H03M 13/51

Метки: биимпульсных, двоичные, преобразования, сигналов

...входам декодера 4, выход которого подключен к входам дополнительного блока 6 непосредственно и через дополнительный генератор 5,Устройство для преобразования оиимпульс ных сигналов в двоичные работает следуюНа вход усилителя 1 поступает последовательность биимпульсных сигналов, которая после усиления и ограничения вусилителе 1 имеет вид последовательнос тибиимпульсных сигналов, период частотыследования которых враз меньшеДП 1 теЛЬНОСТИ ДВОИЧНОИ ПОСЫЛКИ5( при= 2 см. фиг. 2, а), Сформированная таким образом последовательностьпоступает на вход генератора 3 и входблока 2.Генератор 3 вырабатывает последовательность импульсов, длительность частоты следования которых в Й раз меньше, чемдвоичная элементарная посылка, и равнапериоду...

Номер патента: 526885

Опубликовано: 30.08.1976

Автор: Штурман

МПК: G06F 5/02

Метки: двоично, двоично-десятичных, двоичной, двоичные, десятичную, дроби, дробь, правильной, целых, чисел

...переключения схемы.Операция сдвига реализуется за счет увеличения на один такт периода обращения управляющего импульса в линии 3. Это происходит в каждом цикле, когда по шине 16 (на элемент И 11) поступает управляющий импульс, Задержка на один такт этого импульса осуществляется при помощи элемента 7, который со сдвигом вновь вводит его в линию 3. Одновременно импульс с выхода элемента 7, пройдя через коммутатор 5, на элементе 10 в каждом цикле преобразования опрашивает двоичную дробь, циркулирующую в линии 2, на наличие единицы в младшем разряде. Если таковая имеется, то она через элемент 10 поступает на линию задержки 1 в качестве старшего разряда преобразуемой двоично-десятичной дроби.Необходимость коррекции определяется с помощью...

Номер патента: 550633

Опубликовано: 15.03.1977

Авторы: Гут, Дунец, Колодчак, Овсяк

МПК: G06F 5/02

Метки: двоичнодесятичных, двоичные, преобразования, чисел

...сумматора 3 заносится в динамический регистр 1, а сигнал с выхода динамического регистра 1 запоминается в освобожденном от информации четвертом разряде регистра 2 тетрады на один такт, что эквивалентно умножению числа на два. Во втором такте преобразования сигналом, поступающим по шине 7, элемент И 4 открывается, на входы последовательного сумматора 3 поступают через открытый элемент И б код очередного разряда тетрады преобразуемого числа и через открытый элемент И 4 - код с выхода четвертого разряда регистра 2 тетрады, в котором хранится результат умножения числа на два. Сумма, образованная в результате сложения, с выхода последовательного сумматора 3 поступает на вход динамического регистра 1. Происходит второй сдвиг вправо на...

Номер патента: 572781

Опубликовано: 15.09.1977

Автор: Розов

МПК: G06F 5/02

Метки: двоично-десятичных, двоичные, чисел

...1 на считывание из блока 2 соответствующего эквивален га (10А) .Количество двоичных эквивалентов определяется разрядностью десятичных чисел. Выбранный двоичный эквивалент поступает параллельным кодом на вход сдвигателя 5 и используется далее в качестве слагаемого в накапливающем сумматоре 6, формирующем двоичный код чисел. Сдвигатель 5 в частном случае реализован по схеме четырехвходового коммутатора для каждого двоичного разряда, на информационные входы которого заведены соответствующие разряды двоичного эквивалента, дающие на выходе схемы по сигналам блока управления 4 параллельный код двоичного эквивалента без сдвига или со сдвигом кода на 1, 2 или 3 разряда в сторону старших разрядов. Блок управления 4, производя анализ...

Номер патента: 717754

Опубликовано: 25.02.1980

Авторы: Выхованец, Гончаров, Онищенко, Сухомлинов

МПК: G06F 5/02

Метки: двоично-десятичных, двоичные, чисел

...К (4"(010+се)404 о+.+ ц "01 офОгде И двоичное число, а д.(- цифра-го разряда двоично-десятичногочисла, и. - номер разряда,Предлагаемое устройство работает 60следуЮщим образом.Сигналом по шине .ввод 16 открйваются элементы И 4,12. При помощиустройства ввода (на чертеже не показано) в сдвиговую тетраду 5 зано сится значениЕ старшего разряда двоично-десятичного числа.Посредством импульсов сдвига число из сдвиговой тетрады 5 через элемент И 10 и элемент ИЛИ 15 подается на вход однЬразрядного сумматора 4.На второй вход сумматора через элемент И 9, открытый потенциалом с выхода триггера б, и элемент ИЛИ 14, подается содержимое сдвигового регистра (регистр перед началом преобразования обнуляется) . С выхода сумматора число поступает...

Номер патента: 734669

Опубликовано: 15.05.1980

Автор: Омельченко

МПК: G06F 5/02

Метки: двоично, двоично-десятичных, двоичной, двоичные, десятичную, дроби, дробь, правильной, целых, чисел

...в двоично-десятичную дробь по сигналу, поступающему с управляющей шины 1, запускается блок 2 управления, вырабатывающий потенциал двоичного преобразования и такты, необходимые для сдвига и коррекции содержимого тетрад 4 двоичнодесятичного регистра 3. Одновременно ло шинам 10 двоичной информации записывается в двоичный регистр 9 исходная двоичная дробь. При этом 1 тетрад 4 и 1 одноразрядных двоичных сумматоров 18 образуют 1 последовательных сумматоров для сложения четырехразрядных чисел. В первых четырех тактах каждого цикла произ-. водится сдвиг содержимого всех тетрад 4 сдвигающего регистра на один разряд вправо и считывается младший разряд двоичного регистра 9. При этом этот разряд и переносы из предшествующих тетрад 4 запоминаются...

Номер патента: 739523

Опубликовано: 05.06.1980

Авторы: Михеев, Тархов

МПК: G06F 5/02

Метки: двоично-десятичных, двоичные, преобразования, чисел

...триггеров23-26 второй 20 тетрады. При этом на сумматор 2 поступают три слагаемых (с триггеров 20, 22,23) . Выходы сумматоров 6,7 подключены со сдвигом на один итри разряда на входы параллельно комбинационного сумматора 18, на другие входы которого поступает код с выходов триггеров 27-30 последней тетрады. Выходы сумматора 18 соединены с одним из входов схемы сравнения,34, а другие входы - с регистром двоичного числа 35. Выходсхемы сравнения 34 соединен со входом коммутатора 36. Выходы коммутатора 36 подключены к соответствующим входам группыэлементов И 40. Генератор 38 импульсов через элемент 37 И подключен к первым входам группы элементов И 40, вторые выходы которых соединены со счетными входами соответствующих тетрад. Каждая тетрада...

Номер патента: 742924

Опубликовано: 25.06.1980

Авторы: Борисова, Золотовский, Коробков, Прокопенко

МПК: G06F 5/02

Метки: двоично-десятичных, двоичные, чисел

...на трехразрчдный регистр 7 сдвига, на синхровход с которого непрерывно следуют спвигающие тактовые импульсы (ТИ). Однако информация снимаемая с выходов регистра 7, заблокирована от дальнейшего прохождения на входы сумматора отсутствием тетрады и нулевым состоянием одновибратора 9. Кроме того, и на выходах регистра 8 нули, С подачей первой (старшей) тетрады на вход одновибратора 9 поступает потегдиал "подачаФормула изобретения4 Ц Преобразователь двоично-десятичных чисел в двоичные, содержащий регистр сдвига, сумматор, первый элемент И-ИЛИ, алемент задержки, вход которого соединен с выходом переноса сумматора, выход суммы сумматора соединен со входом сдвигового регистра, выход юторого соединен с первым входом первого элемента И-ИЛИ,...

Номер патента: 746496

Опубликовано: 05.07.1980

Авторы: Иванов, Пономарев

МПК: G06F 5/02

Метки: двоично-десятичных, двоичные, чисел

...сумматора 4 является выходом переноса (он имеет вес 2 ) . Сумматор 5 по модулю два является четырехразрядным. Он имеет 4 пары для подачи двух четырехраэрядных чисел. Устррйство имеет один общий накопителй б. результата двоичного эквивалента преобразуемого числа и генератор серий импульсов 7, который Формирует для преобразования одного числа серию, количество импульсов в котоО рой равно половине максимального количества разрядов в двоичном эквиваленте преобразуемого числа, Если количество разрядов нечетно, его необходимо увеличить на единицу. Входные Я клеммы 8 и 9 каждого блока коррекции соединены с выходными клеммами 10 и 11 предыдущего блока коррекции. Выходные клеммы 10 и 11 последнего блока коррекции, подключенного к тетраде с...

Номер патента: 750478

Опубликовано: 23.07.1980

Автор: Омельченко

МПК: G06F 5/02

Метки: двоичнодесятичных, двоичные, целых, чисел

...регистра 13 сдвига, первый, второй и третий выходы которого выдают информацию, смещенную на шесть, пять и двепозиции, и соответственно соединены с вторыми входами второго 4, первого 3 и пятого 7 элементов И, Третий выход блока 2управления соединен с первым входом блока 15 памяти, второй вход которого соединенс выходом коммутатора 16, обеспечивающегочтение необходимого двоичного эквивалента.Вход коммутатора 16 соединен с выходнымишинами 17, обеспечивающими поступлениеочередной пары преобразующих тетрад,Преобразование производится по схемеГорнера в соответствии со следующим выражением:А = Э 100100 + Э)1100100 +++ Э;+ ) 1100100 + Э,где А - искомое двоичное число;Э- двоичный эквивалент преобразуемой пары тетрад;- число пар тетрад,...

Номер патента: 763887

Опубликовано: 15.09.1980

Автор: Соболь

МПК: G06F 5/02

Метки: двоичные, десятичных, чисел, числа

...3 переключателей, сумматор 4,элемент 5 задержки и группу разделительных диодов 6,Двоичный счетчик 1 содержит тритриггера (на чертеже не показаны),дешифратор 2 (семь трехвходовых элементов И) и блок 3 переключателей,клеммы которых соответственно одинаковым десятичным цифрам, эапараллелены.Преобразователь работает следующим образом,На вход 7 устройства подаетсясигнал "Начало преобразования", Этимсигналом устанавливается в "0" сумматор 4Через определенное время,устанавливаемое элементом 5 задерж-,ки, подается импульс на счетный вход8 двоичного счетчика 1 и одновременно на все входы блока 3 переключателей. Этот первый импульс через соответствующие замкнутые клеммы переключателей поступает по соответствующим цепям в сумматор 4, где...

Номер патента: 809152

Опубликовано: 28.02.1981

Авторы: Асатиани, Кублашвили, Мирианашвили, Смородинова, Чачанидзе

МПК: G06F 5/02

Метки: двоичнодесятичных, двоичные, преобразования, чисел

...ко второму входу первого дополнительного сумматора 27 выход шестого элемента И 18 через трехтактный дополнительный элемент 32 задержки соединен с первым входом четвертого дополнительного сумматора 33, выход которого подключен к первому входу пятого дополнительного сумматора 34 и через второй двухтактный дополнительный элемент 35 задержки ко второму входу пятого дополнительного сумматора 34, выход которого соединен со вторым входом второго дополнительного сумматора 29, выход седьмого элемента И соединен с первым входом шестого дополнительного сумматора 36 и через третий двухтактный дополнительный элемент 37 задержки со вторым входом шестого дополнительного сумматора 33, выход девятого элемента И 25 через второй шеститактный...

Номер патента: 822173

Опубликовано: 15.04.1981

Авторы: Гринберг, Журавлев

МПК: G06F 5/02

Метки: двоично-десятичныхчисел, двоичные, масштабированием

...5-9, а также с числовымивходами двухразрядного сумматора 11,предназначенного для получения проме Ожуточных сумм. Выходы суммы и переноса сумматора 11 соединены с числовыми входами и входом переноса четырехразрядных сумматоров 5,7-10. Вы ходы. суммы первогосумматора 5 соединены с числовыми входами второго сумматора б, вход переноса которого постоянно подключен к потенциалу, соответствующему логической "1" для выполненйя округления кода выходногочисла, образующегося на выходах преоб разонателя. Выходы суммы и переносавторого сумматора б соединены с числовыми входами третьего сумматора 7,выходы трех младших разрядов суммыкоторого подключены к выходам млад сумматоре 11. кодвходного иола равен 1, то погрсшност ьт с Ясно, что эта...

Номер патента: 860055

Опубликовано: 30.08.1981

Авторы: Смирнов, Степанов

МПК: G06F 5/02

Метки: двоично-десятичных, двоичные, коде, чисел

...4 д д"1" и со сдвигом на два разряда н сто.рону старших разрядов на входы с весами "32", "16", "8", "4", т.е. значение цифры старшего разряда суммируется с этим значением, умноженнымна четыре.Таким образом, значение цифрой старшего разряда преобразуемого числа умно-жается на сумматоре 5 на пять, Наразряды сумматора 5 с весом "2" и "1" Оподключены также выходы разрядов тетрады 2 с весами "4", "2", "2" так,что на сумматор 5 поступает значениецифры второго десятичного разрядаисходного числа, деленное на дна. Код на выходах сумматора 5 представляет сумму цифры старшего разряда исходного числа, умноженной на пять, с половиной цифры следующего десятичного разряда. Выходам разрядов сумматора 5 "присваивается" удвоенный вес т.е. выход с весом...

Номер патента: 911505

Опубликовано: 07.03.1982

Авторы: Гринберг, Журавлев

МПК: G06F 5/02

Метки: двоично-десятичных, двоичные, чисел

...разрядами группывыходов преобразователя, выход четвертого разряда и выход переносавторого сумматора соединены с входомпереноса и входом первого слагаемоговторого разряда третьего сумматорасоответственно, вход четвертого разряда второй тетрады группы входовпреобразователя соединен с входомвторого слагаемого второго разрядатретьего сумматора, вход первого разряда третьей тетрады группы входовпреобразователя соединен с входамипервого слагаемого первых разрядоввторого и третьего сумматоров ивходом переноса четвертого сумматора, входы второго слагаемого четвертого разряда третьего сумматора и первого слагаемого второго разрядачетвертого сумматора соединены свходьи тождественного нуля.где- задержка распространения по цепи переноса; Сс -...

Номер патента: 1003068

Опубликовано: 07.03.1983

Авторы: Распутный, Сальникова

МПК: G06F 5/02

Метки: двоично-десятичных, двоичные, чисел

...с распределителя 7 импуль-,са, и так далее, пока не расположит 15ся в тетрадах 1-5 регистра числапараллельный код разрядов двоичногочисла, эквивалеитногс поступившему на преобразование двоично-десятич,ному числу. Последовательный процесс преобразования приведен в примерах 1 и 2. П р и м е р 1. Преобразование двоично-десятичного числа 10011001. 1001. 1001. 1001 (99.999 ) Ъ 20-разрядный двоичный код00011000011010011111, при этом следует учитывать, что входное число на регистр поступает со сдвигом на 1 разряд вправо, и начинается ана. - . лиз и коррекция содержимого тетрад, кроме старшей. Результаты преобразования представлены в табл. 1 (С - сдвиг на 1 р информации, А(К)- анализ и:.;коррекция содержимого тет- . Рад)еТаблица...

Номер патента: 1048469

Опубликовано: 15.10.1983

Авторы: Каневский, Кузнецов, Шклярова

МПК: G06F 5/02

Метки: двоично-десятичных, двоичные, чисел

...(Фиг, 1) входят накапливающий сумматор 1, соединенный с распределителем 2 импульсов, переключатель 3 эквивалентов, блок 1 хранения эквивалентов, дешифратор 5 нулевого состояния; сдвиговый регистр 6 и комбинационный сумматор 7; Младший двоичный разряд младшей тетрады сдвигового регистра 6 подсоединен непосредПо следующему тактовому импульсу Т 1 на выходе элемента 24. И образуется сигнал, который поступает на вход 3 10484 ственно к младшему адресному входу блока 4 хранения эквивалентов. Уста" новленные входы четырех младших раз" рядов сумматора 1 непосредственно подсоединены к кодовым входам младшей тетрады, причем информационные . входы 8 старших разрядов преобразова. теля соединены с входами сдвигово" -го регистра 6.Вход пуска...

Номер патента: 1262733

Опубликовано: 07.10.1986

Авторы: Золотовский, Коробков

МПК: H03M 7/12

Метки: двоично-десятичных, двоичные, чисел

...записи, поступающий ца П-вход триггера 13, поэтому в триггер запишется знак преобразуемого числа еще до завершения преобразования. После завершения преобразования на вход 28 поступает сигнал разрешения выдачи восьмеричного кода длительностью в один цикл, По этому сигналу эле-. мент И 10 открывается це меняясь. 1( моменту прихода триады, следущей эа первой, отличной от нуля,триггер 14 переходит в единичноесостояние. Алгоритм Формированиявосьмеричной цифры неменяется. Очередная восьмеричная цифра складывается с переносом П или 11 в сумматоре 22. Если преобразуемое числоее имеет знак "-", сумма цифры ипереноса увеличивается ца единицу 25младшего разряда, формируемую элементом И 11, В результате Формирование восьмеричной,цифры на выходах3....

Номер патента: 1462489

Опубликовано: 28.02.1989

Авторы: Дрозд, Заболотный, Иванов, Лацин, Полин

МПК: H03M 7/12

Метки: двоично-десятичных, двоичные, преобразования, чисел

...а остатки по модулю пять с выходов первого 4второго 5 узлов свертки по модулю пять поступают на входы второго узла 8 сравнения.Поскольку число в двоично-десятичном коде Ади в двоичном коде Вимеет одинаковую делимость на три и пять, то при правильной работе устройства сравниваемые остатки совпадут, первая 7 и вторая 8 схемы сравнения выработают на выходах нулевые значения, Эти значения объединяются по ИЛИ на элементе 9, который формирует на выходе устройства 12 сигнал о его правильной работе.При несовпадении сравниваемых остатков, что возможно при неисправном устройстве, один или оба узла сравнения 7 и 8 устанавливают свой выход, а следовательно, н контрольный выход устройства 12 в единичное значение. Это значение свидетельствует о...

Номер патента: 1557680

Опубликовано: 15.04.1990

Авторы: Дрозд, Зильман, Огинский, Полин

МПК: H03M 7/12

Метки: двоично-десятичных, двоичные, преобразования, чисел

...13, выходы элемента ИСКЛЮЧАЮЩЕЕ ИЛИ 1, а соответственно все входыи выходы сумматоров 14-17, Это приводит к маскированию одиночной ошибки,проявившейся на прямом значении кодаА, На первых входах элементовИСКЛЮЧАЮЩЕЕ ИЛИ 18 образуется инверсное значение кода В, которое инвертируется этими элементами и поступает на выходы 25 устройства,Инверсные коды А. и, и В 1 поступают также на блоки свертки 2, 4 и 6 соответственно, которые в совокупности с блоками 3, 5, 7, 8 и 9 осуществляют контроль инверсного значения кода В аналогично тому, как это выполняется для прямого значения, При этом с первого триггера 19 снимается сигчал контроля, определяющий факт. исправления ошибки. выполняется счет на прямом значениичисла А, На сумматорах 14-17...