Устройство умножения двоично-десятичных цифр

СОЮЗ СОВЕТСКИХСОЦИАЛИСТИЧЕСКИХРЕСПУБЛИК О 9) ,Э 9 0 06 Р 7 ОПИСАНИЕ ИЗОБРЕТЕНИЯК АВТОРСКОМУ СВИДЕТЕЛЬСТВУ ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССРПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ(72) Л.А, Глухова и А.Т. Пешков (71) Минский радиотехнический институт(56) 1. Авторское свидетельство СССР Р 510714, кл. 0 06 Г 7/52, 1976.2. Патент США Р 3890496, кл. С 06 Р 7/52, 1975 (прототип). (54) (57) УСТРОЙСТВО УМНОЖЕНИЯ ДВОИЧНО-ДЕСЯТИЧНЫХ ЦИФР, содержащее блок кодопреобразователей, сумматор,матрицу элементов И размерности и щ (й = п 3= 4 - количество строк и столбцов), причем первый и второй входы"го элемента И (1 == 1,4) матрицы соединены соответственно с 1 -м разрядом множимого и ) -м разрядом множителя устройства, выходы элементов И р -й диагонали матрицы (= 1,3) подключены к входам р -го разряда сумматора, выходы разрядов которого соединены с младшими разрядными входами соответствующих весов блока кодопреобразователей, разрядные входы переносов сумматора соединены с соответствующими входамипереносов устройства, разрядные выходы блока кодопреобразователей являются выходами устройства, о т л ич а ю щ е е с я тем, что, с цельюсокращения аппаратурных затрат, в него введены элемент ИЛИ и блок элементов ИЛИ, содержащий первый, второй, третий и четвертый элементы ИЛИ,причем выход элемента И седЬмой диагонали матрицы соединен с первымвходом элемента ИЛИ, второй вход которого соединен с выходом переносасумматора, выход элемента ИЛИ соединен со старшим разрядным входом блока кодопреобразователей, выходы элементов И четвертой диагонали матри- жцы подключены соответственно к входам первого и второго элементов ИЛИблока, выходы элементов И пятой ишестой диагонали матрицы подключены Ссоответственно к входам третьего ичетвертого элементов ИЛИ блока, вы- рходы первого и второго элементов ИЛИблока подключены к входам четвертогоразряда сумматора, выходы третьего,и четвертого элементов ИЛИ блокаподключены соответственно к входампятого и шестого разрядов сумматора..умножения двоично-десятичных цифр,представленных кодом 8-4-2-1, игрибавления десятичного переноса иможет быть применено в быстродействующих вычислителях,Известно устройство умножения,содержащее регистр множимого, регис: рмножителя, блок последовательногонакопления чисел, кратных множимому, блок суммирования частичных произведений, блок определения очередности цифр (11,Однако данное устройство отличается низким быстродействием.Наиболее близким к предлагаемому по технической сущности являетсяустройство умножения двоично-десятичных цифр, содержащее блок кодопреобразователей, сумматор, матрицуэлементов И размерности й т (и ==щ = 4 - количество строк и столбцов), причем первый и второй входыц в .го элемента И ( == 1,4) матрицы соединены соответственно с 1 -мразрядом множимого и с-м разрядом множителя устройства, выходыэлементов И ( -й диагонали матрицы(= 1,3) подключены к входам р -горазряда сумматора, выходы разрядовкоторого соединены с младшими разрядными входами соответствующихвесов блока кодопреобразователей,разрядныевходы переносов сумматорасоединены с соответствующими входами переносов устройства, разрядныевыходы блока кодопреобразователейявляются выходами устройстваНе.остатком известного устройства является сложность блока сумматоров.Целью изобретения является снижение аппаратурных затрат. Поставленная цель достигается тем, что в устройство умножения двоично-десятичных цифр, содержащее блок кодопреобразователей, сумматор, матрицу элементов И размерности и ю (и = в= 4 - количество строк и столбцов), причем первый и второй входы-го элемента И (1 == 1,.4) матрицы соединены соответственно с 1 -м разрядом множимого и с-м разрядом глножителя устройства, выходы элементов И Р -й диагонали матрицы ( Р = 1,3) подключены к входам и -го разряда сумматора, выходы разрядов которого соединены с младшими разрядными входами соответствующих весов блока кодопреобразователей, разрядные входы переносов сумматоров соединены с соответствующими входами переносов устройства, разрядные выходы блока кодопреобразователей являются выходами устройства, введены элемент ИЛИ и блокэлементов ИЛИ, содержащий первый,второй, третий и четвертый элементы ИЛИ, причем выход элемента Иседьмой диагонали матрицы соединенс первым входом элемента ИЛИ,второйвход которого соединен с выходомпереноса сумматора, выход элемента ИЛИ соединен со старшим разрядным входом блока кодопреобразователей, выходы элементов И четвертой диагонали матрицы подключенысоответственно к входам первого ивторогс элементов ИЛИ блока, выходы элементов И пятой и шестоГдиагонали матрицы подключ. ны соответственно к входам третьего и четверсогс элементов ИЛИ блока выходы первого и второго элемс н"ов ИЛИблока подключены к входам четвертого разаяда сумматора, выходытретьего и четвертого элементов ИЛИблока подключены соответственно квходам .,итого и шестого разрядовсумма 1 йра,Снижен. е аппаратурных затрат вданном устройстве достигается посредством учета избыточности двоичного представления десятичных цифр.При использовании кода 8-4-2-1запрс;енными (избыточными) комбинациями пр; и.:едставлении десятичныхцифр являются значения 1010-1111,удовлетворяющие . словиям где Х - значение бита с весом 1двоична-десятичной цифрысомножителя,Это обстоятельство позволяет сократить количество одноразрядныхсумматоров, составляющих сумматор,сдвенадцати до семи. Вместо одноразрядных сумматоров могут быть использованы обычные элементы ИЛИ,чтовызывает упрощение сумматора.На фиг,1 представлена структурнаясхема устройства; на фиг,2 - матрицаэлементов Н, на фиг.3 - схема блокаэлементов ИЛИ, на Фиг.4 - схема сумматора, на фиг.5 - схема блока ко,допреобразователей.устройство содержит матрицу 1элементов И, сумматор 2, блок 3 кодопреобразователей, блок 4 элементов ИЛИ, входы 5 множимого устройства, входы б множителя устройства,входы 7 переносов устройства, выходы 8 устройства.Матрица 1 элементов И (фиг.2) содержит элементы 9-24 И с соответствующими весами, входы 25-28 разрядов множимого устройства, входы29-32 множителя устройства, выходы33-48 матрицы 1 элементов И.50 55 60 Б 5 Блок 4 элементов ИЛИ (Фиг.3) содержит элементы 49-52 ИЛИ, входы53-61, выходы 62-65,Сумматор 2 (фиг.4) состоит изодноразрядных сумматоров 66-72,одноразрядных полусумматоров 73-77,элемента 78, входа 79 элемента ИЛИ78, входов 80-89 разрядов сумматора2, выхода 90 элемента ИЛИ 78, выходов 91-96 сумматора 2, входов97-100 переносов сумматора 2.Блок 3 кодопреобразователей(Фиг.5) может быть реализован наоснове любого из известных принципов преобразования кодов.Блок 3 кодопреобразователей содержит кодопреобразователи 101-104,входы 105-111, выходы 112-119.Каждый кодопреобразователь 101-104содержит элементы И 120 и 121, элемент ИЛИ 122, полусумматоры. 123 и124, сумматор 125. Устройство выполняет умножение двоично-десятичной цифры множимого на двоично-десятичную цифру множителя и к полученному произведению прибавляет двоично.-десятичную цифру входного переноса. Цифры множимого, множителя и входного переноса представлены кодом 8-4-2-1. На выходе модуля умножения Формируются двоично-десятичные цифры произведения и выходного переноса, также представленные кодом 8-4-2-1.Устройство работает следующим образом.На входы 5,6 и 7 устройства поступают соответственно цифры множимого, множителя и входного переноса. Цифры множимого и множителя проходят на входы матрицы 1 элементов И.Значения разрядов с выходов всех ц -х элементов И матрицы 1 элементов И поступают на выход матрицы элементов И.В блоке 4 элементов ИЛИ разряды с равными весами (48=84=32, 2 х 8:4 х 4:8 к 2=16, 1 х 8=2 х 4= 8, 4 х 2= =8 х 1=8), которые не могут одновременно принимать единичные значения, проходят через соответствующие элементы ИЛИ и с выхода блока 4 элементов ИЛИ поступают на вход сумматора 2.В сумматоре 2 выполняется сложение 1 -х частичных произведений, сформированных матрицей 1 и блоком 4 и входным переносом. В результате,на выходе сумматора 2 образуется двоичное произведение цифр множимого и множителя, увеличенное на значение входного переноса. Данное двоичное произведение поступает на вход блока 3 кодопреобразователей, где преобразуется в код 8-4-2-1.На выходе 8 блока 3 Формируются две цифры произведения в коде 5 10 15 20 25 30 35 40 45 дельные двоичные разряды произведения с весами, соответствующими весамвходных разрядов, поступающих наколонки. Переносы, возникающие в сумматорах каждой колонки, учитываютсяв соседней старшей колонке суммато. -ров. В результате на выходах 90, 91, 92, 93, 94, 95 и 96 сумматора 2 фор. мируются двоичные разряды с весами "64 ф "32" "16" "8" "4" "2" иФ У l"1" двоичного произведения десятичных цифр множимого и множителя с учетом входного переноса.Разряд с весом "64" произведения может формироваться без использования сумматора 2 с помощью элемента ИЛИ 78, поскольку только на одном иэ его входов может находитьсяединица (в противном случае наблюдается переполнение)Блок 3 кодопреобразователей работает по следуинцему алгоритму,Анализируется старшая тетрададвоичного эквивалента, Если ее значение больше или равно пяти, то значение очередного разряда (начинаясо старшего) двоично-десятичногорезультата принимается равным "1",а к содержимому старшей тетрады Одвоичного эквивалента прибавляется ф 3".Выполняется сдвиг на один двоичный разряд полученного результата(выдвинутый при сдвиге двоичный разряд теряется).Операции повторяются, пока не будет преобразовано все число,Анализ значения старшей тетрадыдвоичного эквивалента выполняется,элементами И 85 и 86 н элементом ИЛИ 87. Сдвиг, необходимый поалгоритму, производится за счетпоследовательного подключения кодопреобразователей 101-104 со смеще- . вием на разряд.В результате на выходах 112-119 блока 3 кодопреобразователей фор-. мируется десятичное произведение в коде 8-4-2-1 разрядностью в две циФры. Двоичные разряды с весами "8 ф, "4", "2" и ф 1 ф старшей циФры появляются на выходах 112-115 соответственно, двоичные разряды с весами "8 ф, "4", ф 2" н ф 1" младшей цифры - соответственно на выходах 116-119,Таким образом, снижение аппаратурных затрат в устройстве осуществляется в результате уменьшения количества одноразрядных сумматоров сумматора с двенадцати до семи, введения блока элементов ИЛИ, на входы которого поступают те разряды с матрицы элементов, которые не могут одновременно принимать единичное значение иэ-эа избыточности кода 8-4-2-1.кто Заказ 331/4 илиал ППП "Патент", г, Ужгород,ул. Проектна ВНИИП по 13035подписное комитета СССР открытий ская наб., д. 4/5