Преобразователь двоично-десятичных чисел в двоичные

,х,:. ч.:окаА можа" АНИ 1) 727 П Союз Советскик Социалистически Республик ИЗОБРЕТЕНИЯК АВТОРСКОМУ СВИДЕТЕЛЬСТВУ(23) Приоритет сударственныи комитет вета Министров СССР о делам изобретений Бюллетень3 53) УДК 681,327(088.8) пуоликова ткрыт исания 28.09.7 ата опубликован(72) Авто В. Н. Роз нзоб стени Заявите 4) ПРЕОБРАЗОВАТЕЛЬ ДВОИЧНО-ДЕСЯТИЧНЫХ ЧИСЕЛ В ДВОИЧНЫЕ2 турная схе.тичных чиИзобретение относится к вычислительной технике и автоматике и может быть использовано для преобразования кодов как правильных и смешанных дробей, так и целых чисел.Известно устройство 11, содержащее блок управления, переключатель эквивалентов и распределитель двоичных разрядов по весам, одноразрядный сумматор, регистр результата,Данное устройство хотя и предназначено для преобразования только правильных дробей, но близко к предлагаемому преобразователю по принципу преобразования чисел с использованием двоичных эквивалентов. Однако быстродействие этого преобразователя недостаточно высоко и зависит от числа двоичных разрядов,Известно также устройство для преобразования двоично-десятичных чисел в двоичные 2, содержащее динамический регистр, регистр тетрады, сумматор, вентили и схему ИЛИ. Быстродействие такого устройства также невысоко. Обработка К-разрядно 1 го десятичного числа производится за время 2 Ип 1.Наиболее близким по технической сущности к данному изобретению является преобразователь 31 двоично-десятичных чисел в двоичные, содержащий регистр тетрады и переключатель эквивалентов, входы которых соединены с управляющей шиной, а выход переключателя эквивалентов соединен со входом блока хранения д десятичных чисел,Недостатком такого преобразователя является зависимость его быстродействия от числа5 двоичных разрядов. Увеличение диапазона переводимых чисел значительно снижает его быстродействие,С целью повышения быстродействия в предлагаемый преобразователь введены блок уп 10 равления преобразованием, сдвигатель н накапливающий двоичный параллельный сумматор, причем первый и второй входы блока управления преобразованием соединены соответственно с управляющей шиной и выходом ре 15 гистра тетрады, а выход блока управленияпреобразованием подключен к первому входусдвитателя и ко входу накапливающего двоичного параллельного сумматора, второй входсдвигателя соединен с выходом блока хране 20 ния двоичных эквивалентов, десятичных чисел,а выход сдвигателя подключен ко второмувходу накапливающего двоичного параллельного сумматора, выход которого является выходом устройства,25 На чертеже представлена струкма преобразователя двончно-десясел в двоичные.Преобразователь содержит переключательэквивалентов 1, блок 2 хранения двоичных эк 30 вивалентов десятичных чисел, регистр 3 тетра.5101520 ды, блок управления преобразованием 4, сдви. ,гатель 5,;накапливающий двоичный параллельный сумматор 6.Позициями 7, 8, 9 обозначены соответственно вход двоично-десятичных разрядов числа, управляющая шина и выход устройства.Принцип работы преобразователя заключается в следующем.Управляющий импульс, поступающий в каж. дом цикле на шину 8, записывает вводимый двоично-десятичный разряд преобразуемого числа в регистр 3 тетрады и запускает в работу блок управления преобразованием 4. Этот же управляющий импульс для данного разряда Й переводит переключатель эквивалентов 1 на считывание из блока 2 соответствующего эквивален га (10А) .Количество двоичных эквивалентов определяется разрядностью десятичных чисел. Выбранный двоичный эквивалент поступает параллельным кодом на вход сдвигателя 5 и используется далее в качестве слагаемого в накапливающем сумматоре 6, формирующем двоичный код чисел. Сдвигатель 5 в частном случае реализован по схеме четырехвходового коммутатора для каждого двоичного разряда, на информационные входы которого заведены соответствующие разряды двоичного эквивалента, дающие на выходе схемы по сигналам блока управления 4 параллельный код двоичного эквивалента без сдвига или со сдвигом кода на 1, 2 или 3 разряда в сторону старших разрядов. Блок управления 4, производя анализ содержимого четырех разрядов регистра 3 тетрады, вырабатывает в каждом такте преобразования импульсы управления сдвигателем 5, служащие одновременно сигналами сложения сумматору 6, Наличию логической единицы в четвертом (старшем) разряде регистра 3 соответствует импульс сдвига на 3 разряда (т. е. умножение двоичного эквивалента на 8), наличию единицы в третьем разряде соответствует импульс сдвига на 2 разряда (умножение на 4), во втором разряде - импульс сдвига на 1 разряд (умножение на 2), в первом (младшем разряде) - импульс суммирования двоичного эквивалента без сдвига. Так как код одного двоично-десятичного разряда может содержать не более трех двоичных единиц, то цикл преобразования одного двоично-десятичного разряда состоит из трех тактов, в течение которых суммируется до девяти кодов одного двоичного эквивалента.В результате этого число тактов преобразования сводится к минимуму. Вслед за первым 25 30 35 40 45 50 55 десятичным разрядом точно так же за один цикл, состоящий из трех тактов, происходит преобразование каждого последующего двоично-десятичного разряда исходного числа, При этом для каждого нового цикла считывается из блока 2 очередной двоичный эквивалент (10+1),. Так продолжается до тех пор, пока не будут преобразованы все двоична-десятичные разряды исходного числа, а в сумматоре 6 не сформируется искомое двоичное число, которое считывается с выхода 9.Предлагаемый преобразователь двоично-десятичных чисел в двоичные выгодно отличает ся от указанного прототипа, так как при сохранившейся простоте схемы устройства время перевода как правильных и смешанных дробей, так и целых чисел уменьшается до значения ЗИ и не зависит от количества двоичных разрядов, что повышает быстродействие преобразователя и расширяет возможность его применения. формула изобретения Преобразователь,двоично-десятичных чисел в двоичные, содержащий регистр тетрады и переключатель эквивалентов, входы которых соединены с управляющей шиной, а выход переключателя эквивалентов соединен со входом блока хранения двоичных эквивалентов десятичных чисел, отличающийся тем, что, с целью повышения быстродействия, в него введены блок управления преобразованием, сдвигатель и накапливающий двоичный параллельный сумматор, причем первый и второй входы блока управления преобразованием соединены соответственно с управляющей шиной и выходом регистра тетрады, а выход блока управления преобразованием подключен к первому входу сдвигателя и ко входу накапливающего двоичного параллельного сумматора, второй вход сдвигателя соединен с выходом блока хранения двоичных эквивалентов десятичных чисел, а выход сдвигателя подключен ко второму входу накапливающего двоичного параллельного сумматора, выход которого является выходом устройства,Источники информации, принятые во внимание при экспертизе1. Авторское свидетельство СССР331382, кл. 6 06 Р 5/02, 1969.2. Авторское свидетельство СССР329525, кл. 6,06 Г 5/02, 1970.3, Ааторское свидетельство СССР473179, кл. б 06 Р 5/02, 1973,572781 Составитель Н. Шелобанова Гсхрсд И. Михайлова Рслактор Н, Каменская Коррсктор Л. Денискина 3 аказ 2092/21 олп исиос Типография, пр. Сапунова, 2 Изд.745 Тираж 818 11 ПО Государственного комитета Совета Министров СССР по лслам пзобрстсиии и открытий3035, Москва, )К, Раушская иаб., д. 4/5