Устройство для преобразования двоично-десятичных чисел в двоичные

СОЮЗ СОВЕТСИИХСОЦИАЛИСТИЧЕОНИХРЕО 1 УБЛИН А 2 1)5 СУДАРСТВЕННЫЙ КОМИТЕТ ИЗОБРЕТЕНИЯМ И. ОТНРЫТИЯМИ ГННТ СССР А ЗОБР ЕТЕНИЯ1557680 40 свертки по модулю три 2, 3, блоки свертки по модулю пять 4, 5, блок свертки по модулю пятнадцать 6, схемы сравнения 7., 8, элемент ИЛИ 9 дополР 5 Изобретение относится к цифровойвычислительной технике и может бытьиспользовано при построении двоичнодесятичных преобразователей сисправлением информации.Целью изобретения является повышение достоверности преобразования засчет исправления ошибок,На чертеже приведена структурнаясхема устройства,Устройство содержит элемент ИСКЛЮЧАЮЩЕЕ ИЛИ 1, первый 2 и второй 3блоки свертки по модулю три, первый4 и вт рой 5 блоки свертки по модулюпять, блок 6 свертки по модулю пятнадцать, первая 7 и вторая 8 схемы сравнения, элемент ИЛИ 9, элемент 10 задержки, элемент И-НЕ 11, регистр 12,элементы ИСКЛЮЧАЮЩЕЕ ИЛИ первой группы 13, первый-четвертый сумматоры 141, элементы ИСКЛЮЧАЮЩЕЕ ИЛИ второйгруппы 18, первый 19 и второй 20триггеры. Сумматоры 14-17 и элементИСКЛЮЧАЮЩЕЕ ИЛИ в совокупности образуют преобразователь 21, осуществляющий преобразование двоично-десятичного кода в двоичный без контроля. Напреобразователь поступают информационные входы 22 синхровход 23, вход24 сброса, Преобразователь формируетинформационные выходы 25, контрольныйвыход 2 Ь и тактовый выход 27.Устройство работает следующимобразом,В начале работы на вход 24 сбросапоступает сигнал, устанавливающий первый 19 и второй 20 триггеры в нулевое 45состояние. На синхровход 23 поступаетсинхроимпульс СИ типа "меандр", тактирующие работу устройства. Синхроимпульсы СИ поступают на синхровход 19и через элемент 10 задержки на первыйвход элемента И-НЕ, который пропускает их инверсные значения СИ на синхровход регистра 12 под действием единичного значения с выхода первоготриггера 19.. На информационные входы регистра12 через входы 22 устройства поступает двоично-десятичный код А, . числа,записываемый.в регистр по задержаннительно введены регистр 12, группМэлементов ИСКЛЮЧАЮЩЕЕ ИЛИ 13, 18,триггеры 19, 20, элемент задержки 10и элемент И-НЕ 11. 1 ил,ному фронту синхроимпульса СИ, С выходов регистра 12 разряды кода Апоступают на первые входы элементов ИСКЛЮЧАЮЩЕЕ ИЛИ первой группы 13, на вторые их входы подается нулевое значение с выхода второго триггера 20, которое обеспечивает трансляцию разрядов кода А,на выходы элементов ИСКЛЮЧАЮЩЕЕ ИЛИ первой группы 13 без изменения, С выходов элементов ИСКЛЮЧАЮЩЕЕ ИЛИ первой группы 13 код Апоступает на вход преобразователя 21, который переводит двоично-десятичное число А в двоичное путем вычисления взвешенной суммы разрядов тетрад двоичнодесятичного числа. Для этого разряды тетрад подаются на входы разрядов двоичных сумматоров 14-17, суммы весов которых равны весам этих разрядов тетрад. Разряд 2 тетрады 1 поступает на вход разряда сумматора 14 с весом 2" (через элемент ИСКЛЮЧАЮЩЕЕ ИЛИ 1), разряд 3 тетрады 1 поступает на вход разряда с весом 2 сумматора 14, разряд 4 тетрады 1 поступает непосредственно и через элемент ИСКЛЮЧАЮЩЕЕ ИЛИ 1 на вход разряда с весом 2" сумматора 14 и на вход переноса сумматора 15, Разряд 1 тетрады 2 имеет вес 10 и поступает на входы разрядов с весами 2 и 2 сумматора 14. Разряд 2 тетрады 2 имеет вес 20 и поступает на входы разрядов с весами 2 и 2 сумматора 14Разрядг3 тетрады 2 имеет вес 40 и поступает на входы разрядов с весами 2 и 23 5 сумматора 14, Разряд 4 тетрады 2 име" ет вес 80 и поступает на входы разрядов с весами 2 и 2 сумматоров 14 и 16 соответственно, Разряды 1-4 тетрады 3 имеют веса 100, 200, 400,800 и поступают на входы трех разрядов сумматоров каждый, соответственно на входы разрядов с весами 2 , 2 вход переноса сумматоров 15-17, на входы разрядов с весами 2 , 2 и 2 сум 3 т а маторов 14, 16 и 17, на входы разрядов с весами 2 , 2 и 2 сумматоФ 1 В ров 15, 16 и 17, на входы разрядов с весами 2, 2 и 2 сумматоров 16,5 В 9О 6ванный синхроимпульс СИ поступает натактовый выход устройства, определяя момент приема результата по зад.нему фронту,С прямого выхода три гера 9сигнал контроля поступает на контроль.ный выход 26 устройства, При несовпадении сравниваемых остатков, чтовозможно в неисправном устройстве,одна или обе схемы 7, 8 сравненияустанавливают на своем выходе, аследовательно, на контрольном выходеединичное значение, При этом нулевойсигнал с инверсного выхода триггера19 запрещает прохождение синхроимпульса СИ через элемент И-НЕ,Кроме того, сигнал контроля с выхода первого триггера 19 поступает наинформационный вход второго триггера20 по переднему фронту сигнала с выхода элемента задержки, Сигнал контроля с выхода триггера 20 подаетсяна входы элементов ИСКЛЮЧАЮЩЕЕ ИЛИпервой 13 и второй 18 групп, а такжена вход четвертого разряда второгослагаемого третьего сумматора 16и вход второго разряда второго слагаемого четвертогс сумматора 17При этом инвертируются выходы всехэлементов ИСКЛЮЧАЮЩЕЕ ИЛИ первойгруппы 13, выходы элемента ИСКЛЮЧАЮЩЕЕ ИЛИ 1, а соответственно все входыи выходы сумматоров 14-17, Это приводит к маскированию одиночной ошибки,проявившейся на прямом значении кодаА, На первых входах элементовИСКЛЮЧАЮЩЕЕ ИЛИ 18 образуется инверсное значение кода В, которое инвертируется этими элементами и поступает на выходы 25 устройства,Инверсные коды А. и, и В 1 поступают также на блоки свертки 2, 4 и 6 соответственно, которые в совокупности с блоками 3, 5, 7, 8 и 9 осуществляют контроль инверсного значения кода В аналогично тому, как это выполняется для прямого значения, При этом с первого триггера 19 снимается сигчал контроля, определяющий факт. исправления ошибки. выполняется счет на прямом значениичисла А, На сумматорах 14-17 выполняются соответственно следующие операции сложения 5 15576817 и 17. Разряд 1 тетрады 1 поступаетна выход преобразователя с весом 2Сумма, вычисляемая двоичными сумматорами 14-17 определяет двоичное5число на выходе преобразователя 2 1,с выходов которого разряды двоичногочисла В, начиная со второго разряда, поступают на первые входы соответствующих элементов ИСКЛЮЧАЮЩЕЕИЛИ второй группы 18, на вторые входыкоторых поступает нулевое значение свыхода второго триггера 20. С выходов первого разряда и выходов элементов ИСКЛЮЧАЮЩЕЕ ИЛИ второй группы 18двоичное число В поступает на выходы 25 устройства.Кроме того, двоично-десятичныйкод Ачисла с выхода элем нтовИСКЛЮЧАЮЩЕЕ ИЛИ первой группы 13 2 Споступает также на вход первого блока свертки по модулю три 2, а разряды младшей тетрады этого кода - навход первого блока свертки по модулюпять 4, которые определяют остатки 25от деления двоично-десятичного кодаА ,о соответственно на три и на пять.С выхода преобразователя 21 двоичный код В поступает также на входблока 6 свертки по модулю пятнадцать, 30который определяет четырехразрядныйостаток( от деления двоичного кодаВ на пятнадцать, Полученный остатокпоступает далее на входы вторых блоков свертки по модулю три 3 и по модулю пять 5, которые определяют остатки от деления двоичного кода В соответственно на три и на пять.Остатки по модулю три с выхода первого 2 и второго 3 блоков свертки по 40модулю три поступают на входы первойсхемы 7 сравнения, а остатки по модулю пять с выходов первого 4 и второго5 блоков свертки по модулю пять поступают на входы второй схемы 8 сравнения.Поскольку число в двоично-десятичном коде А, и в двоичном коде Вимеет одинаковую делимость на три, атакже на пять, то при правильной работе устройства сравниваемые остаткисовпадут, перваяи вторая 8 схемысравнения выработают на выходах нуле- В качестве примера рассмотримвые значения, Эти значения объединя- преобразование числа А = 503,ются по ИЛИ на элементе 9, который 55 = 010100000011 ,Первоначальноформирует сигнал контроля, записываемый в триггер 19 по заднему фронтусинхроимпульсов СИ, С выхода элемен.та, И-НЕ 11. заданный и проинвертиро1557680 Составитель М,Аршавский Техред А.Кравчук Корректор Т. Палий Редактор О,Спесивых Тираж 659 Заказ 724 Подписное ВНИИПИ Государственного комитета по изобретениям и открытиям при ГЕНТ СССР 113035, Москва, Ж, Раушская наб д. 4/5= 011, Блоки 7 и 8 и далее элемент9 определяют правильность работыустройства,При ошибке, например, вход второго разряда первого слагаемого оказался оборванным, т.е. преобразовательна прямом значении числа А, определит число В = 507 , а блоки 2 и4, 6, 3 и 5 определятг коды, 10011, 1100 , 00 и 2 и триггер 19 20установится в единичное значение.Инвертируется число А , на выходахэлементов ИСКЛЮЧА 10 ЩЕЕ ИЛИ первойгруппы 13.При этом на сумматорах 14-17 выполнятся следующие операции сложения.1 1 0+ 1110 + 1111 + 0110 + 10011111 1010 1011 1111Ф ЮЩ Е Ф3011110 11010 10010 11000Будет получено число 1000001000,которое при инвертировании на элементах 18 группы определяет результатпреобразования 0111110111 = 503Таким образом маскируется ошибка. 35 Формула изобретенияУстройство для преобразованиядвоично-десятичных чисел в двоичные по авт.св. Ф 1462489, о т л и ч а ю -40щ е е с я тем, что, с целью повышения достоверности преобразования за счет исправления ошибок, в него введены первая и вторая группы элементов ИСКЛЮЧАЮЩЕЕ ИЛИ, первый и второй триггеры, регистр, элемент задержки и элемент И-НЕ, выход которого соединен с синхровходом регистра и с тактовым выходом устройства, информационные входы которого соединены с информационными входами регистра, выходы которого, кроме выходов двух младших разрядов , соединены с первыми входами соответствующих элементов ИСКЛЮЧАЮЩЕЕ ИЛИ первой группы, вторые входы которого соединены с выходом второго триггера и с входами второго и четвертого разрядов второго слагаемого третьего и четвертого сумматоров и ,первыми входами элементов ИСКЛЮЧАЮЩЕЕ ,ИЛИ второй группы, выходы которых являются информационными выходами устройства, синхровход которого соединен с синхровходом первого триггера и через элемент задержки с синхровходом второго триггера и первым входом элемента И-НЕ, второй вход которого соединен с инверсным выходом первого триггера, информационный вход которого соединен с выходом элемента ИЛИ, а прямой выход первого триггера соединен с информационным входом второго триггера и является контрольным выходом устройства, вход сброса которого соединен с входами сброса первого и второго триггеров, вторые входы элементов ИСКЛЮЧАЮЩЕЕ ИЛИ второй группы соответственно соединены с информационными выходами преобразователя, выход второго разряда регистра. соединен с первым входом элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, а выход первого разряда регистра является выходом младшего разряда устройства и соединен с входом младшего разряда блока свертки по модулю пятцадцать.