Патенты с меткой «арифметическое»

Номер патента: 1451680

Опубликовано: 15.01.1989

Авторы: Головин, Гоцаков

МПК: G06F 11/30, G06F 7/38

Метки: арифметическое, контролируемое

...в регистр 3 результата. При этом вторые информационные входы коммутаторов 10 и 11 оказываются подключенными к выходам этих коммутаторов, Таким образом, на вход первого операнда сумматора 4 поступает результат сложения операндов, на вход второго операнда - инверсия поразрядного логического умножения первого и второго операндов, а на входпереноса единичный сигнал .На выходе сумматора 4 образуетсяразность между суммой операндов и их поразрядным логическим произведением.При правильной работе контролируемого арифметического устройства эта разность должна быть равной результату поразрядной логической суммы двух операндов, которая подсчитывается блоком 7 элементов ИЛИ.Правильность работы устройства контролируется блоком 9 сравнения,...

Номер патента: 1465880

Опубликовано: 15.03.1989

Авторы: Дапин, Ермолаев, Кулакова, Матвеев, Медведева, Персов, Федосов

МПК: G06F 11/30, G06F 7/38

Метки: арифметическое, длиной, операндов, переменной

...52 и53 на информационные входы сумматора51, в котором на выходах 63 и 64 вкаждом такте вырабатываются значениясоответственно сигнала переноса исующ, поступающие на входы элементов ИСКЛЮЧАЮЩЕЕ ИЛИ соответственно55 и 56, где они сравниваются с сигналами переноса и суммы, поступающими соответственно со входа 20 блока 9 контроля и с выхода мультиплексора 54, где значения этих сигналовопределяются результатом выполненияоперации блоками 3 .- 7. 45 При несовпадении результатов выполнения операции в блоке 9 контроля и блока 3 - 7 на выходе 24 блока контроля вырабатывается сигнал ошибки, через вход 31 блока 8 управления блокирующий дальнейшее изменение содержимого счетчика 46 и поступающий на выход 37 устройства. При этом, единица в...

Номер патента: 1476459

Опубликовано: 30.04.1989

Авторы: Домбровский, Дуда, Опаец

МПК: G06F 7/38, G06F 7/552

Метки: арифметическое

...то на входе 54установки режима счета должен бытьединичный, а на входе 53 установкирежима счета - нулевой сигналы, Вэтом случае с приходом каждого импульса на информационный вход 51 через элементы И 12, ИЛИ 27 к содержимому сумматора 2 прибавляется единица. Кроме того, каждый импульс с вы 30 И 11, ИЛИ 27 записывается в сумма 35 40 45 Если это число окажется больше записанного в реверсивном счетчике 1,то в момент, когда в разрядах реверсивного счетчика 1 будут нули, прекращается поступление импульсов оче 50редности числа на вычитающий вход реверсивного счетчика 1 и остальные импульсы числа, соответствующие разности сравниваемых двоичных чисел,поступают через элементы И 11,ИЛИ 27 на вход сумматора 2, увеличивая его содержимое, Если...

Номер патента: 1508210

Опубликовано: 15.09.1989

Авторы: Андронников, Библиев, Кудзин

МПК: G06F 7/62

Метки: арифметическое, счетное

...реверсивного счетчика 3(фиг,2 з), который осуществляет сложение (вычитание) его с ранее вычисленным результатом.Таким образом, двоично-десятичныйреверсивный счетчик 3 осуществляетсложение (вычитание) ранее записанного в него кода У одной декады второ 1го слагаемого с числом импульсов(Фиг.2 з), поступающих на его счетныйвход и численно равных сумме сигналов,соответствующих коду Х одной декады1первого слагаемого (Фиг.2 д),и сигнала переноса Р;, из предшествующей декады (фиг,2 ж, Фиг.4 з), т,е, на выходедвоично-десятичного реверсивного счетчика 3 оказывается сформированным результат одной декады выполненной ариф(метической операции Я =У +Х +Р,Блок 4 пропускания импульсовфиг.31 работает следующим образом,По сигналу переноса Р(фиг,2...

Номер патента: 1531089

Опубликовано: 23.12.1989

Авторы: Визор, Леонтьев, Михайлов, Троц

МПК: G06F 7/38

Метки: арифметическое, операционное

...единиц в двоич -ном коде осуществляется только надкодами, поступающими по первому информационному каналу 8, информацияна других каналах 88 я отсутствует, При этом двоичный код Формируется на входных формирователях 2 следующим образом,На (ш) входы входного Формирователя 2, поступает сигнал с уровнем "Лог,О" через первые входы первого мультиплексора 6.На (щ) входах входных формирователей 22 д, подключенных к информационным каналам 88 информация огсутствует, т.е. на них находится уровень "Лог. "О".На в- входы входных формирователей 2 2 д через первые входы второго мультиплексора 7,7 л поступаеткод с первого информационного канала 8.Таким образом, после записи вовходные регистры 3 их содержимое можно представить в виде нулей в...

Номер патента: 1541594

Опубликовано: 07.02.1990

Авторы: Горохов, Коротков, Малахов, Смирнов, Шек-Иовсепянц

МПК: G06F 7/38

Метки: арифметическое, микропрограммным, управлением

...схеме организациимикропрограммного управления (Фиг,5)показаны взаимосвязи основных потоков инФормации УСУ 2 и АУ 1 междублоками УМУ 17, РАМК 18, УПМК 19,РМК 20, РМК 21 узлов 12 и 13, АЛУ3 и КСС 9,С выхода УМУ 17 по 12-разряднойшине адрес микрокоманды поступаетна первую группу входов РЛМК 18. Кодадреса микрокоманды Фиксируетсяпередним фронтом строба Т по первому входу РАМК 18. Временный стробТ в . сигнал с периодом 0,5 мкс, скважностью 2. Временной сигнал Т - инверсный сигнал Т.С выхода РАМК 18 12 старших разрядов адреса с микрокоманды поступают на вход. узла 19. Туда же под"соединен сигнал Т; являющийся в этомслучае нулевым (младшим разрядомадреса), Поэтому за период прохождения сигнала Т дважды будет выбираться из узла 19...

Номер патента: 1550510

Опубликовано: 15.03.1990

Авторы: Иваськив, Погребинский, Харам

МПК: G06F 7/49

Метки: арифметическое

...6 происходит под действием управляющего импульса, поступающего по выходу 16 из блока 1 управления. После преобразования кода код вычитаемого, представленный в позиционной г-ичнойсистеме счисления, передается обратнов регистр 4. Вычитание выполняетсяследующим образом, Из блока 1 управления по выходам 13 и 1 9 на регистры3 и 4 соответственно приходят управляющие сигналы. Под действием этихсигналов содержимое регистра 3 подается в прямом коде на коммутатор 8 по1выходу 38, а содержимое регистра 4в обратном коде по выходу 39 Лосту-.пает управляющий сигнал с выхода 15,и операнды поступают с коммутатора 8на сумматор 36, далее результат черезблок 37 элементов ИПИ поступает поддействием сигнала с выхода 11 в регистр 3,Результат операции...

Номер патента: 1559340

Опубликовано: 23.04.1990

Авторы: Горохов, Коротков, Малахов, Смирнов, Шек-Иовсепянц

МПК: G06F 7/38

Метки: арифметическое, микропрограммным, управлением

...повторяется. 55По окончании цикла оператор 7 осуществляет формирование признаков сло,ва состояния по результату умножения и производит выборку следующей коман- ды.Выполнение операторов 3 - 5 ветви Р и 3 4 и 6 ветви В совмещается в одной микрокоманде (1 микротакт). При длительности микротакта 250 нс время выполнения цикла умножения составит 250 нсПри умножении двух 16-разрядных чисел -Тц = 250 нс х 16 = 4000 нс,Выполнение всех операторов цикла умножения одной микрокомандой осуществляется с помощью узла 12 (фиг. 3)В микрокоманде цикла "Умножение" выполняются одновременно следующие действия:декремент содержимого счетчика циклов узла 17;суммирование содержимых регистров общего назначения с нечетным номером, например 15, где предварительно...

Номер патента: 1559341

Опубликовано: 23.04.1990

Авторы: Горохов, Коротков, Малахов, Смирнов, Шек-Иовсепянц

МПК: G06F 7/38

Метки: арифметическое, микропрограммным, управлением

...операнд, необходимый длявыполнения операции АЛУ, хранится вблоке УВ 012 или УВ 013 синхронно с работой АЛУЗ (циклограма 10).Из временной диаграммы (фиг. 5)и структурной схемы организации управления (фиг, 4) видно, что в схеме реализован конвейер на двухкратные выработки следующего адреса микрокоманды, т.е, когда выполняются действияпод управлением микрокоманды А в АЛУЗ,под управлением РАМК 18 выбирается изУПМК 19 информация А + 1 микрокоманды,а в УМУ 17 вырабатывается адрес А + 2микрокоманды,Совмещение процесса выработки следующего адреса для микрокоманд А,А + 1, А + 2 создает воэможность значительного сокращения времени его выполнения, Двухкратная выборка из УПМКза один такт позволяет в два разасократить количество...

Номер патента: 1562906

Опубликовано: 07.05.1990

Авторы: Визор, Леонтьев, Михайлов, Троц

МПК: G06F 7/52

Метки: арифметическое, множительно-делительное

...находится в прозрачном режиме и поступают на адресные входы блока 6 памяти, В этом же такте (и-ш) разряды делителя В записываются в млад" шие разряды регистра 1, а в старшие ш разряды этого регистра - нули. Делимое И в этом же такте записывается в регистр 4, ш старшие разряды делимого - в ш старшие разряды регистра 3 с нулями в (и-ш) разрядахТаким образом в первом такте на выходах регистра 1 Формируется А Х, на выходах регистра 3 - у, а на выходах блока 6 памяти " коэффициент К, который поступает на первый вход умножителя 8 и через регистр 5 - буфер на второй вход умножителя 7, при этом выходы регистра 4 - в третьем состоянии.Во втором такте на выходах умножи 1 теля 7 получают произведение ЬХК, которое поступает на первый вход этого...

Номер патента: 1571583

Опубликовано: 15.06.1990

Авторы: Журавлев, Иванов, Ирхин, Краснобаев, Куцый, Панков, Фоменко

МПК: G06F 7/72

Метки: арифметическое, модулю

...коммутатора 38 происходит как и в случае модульного сложения, При д =сйгнал с выхода седьмого элемента И 16 поступает через третий элемент ИЛИ 26 на входы элементов И 30 и 31 третьей и четвертой групп, открывая их.Одновременно сигнал с выхода седьмого элемента Ц 16 поступает на входы элеКоммутатор 38 обладает симметрией относительно левой диагонали, что необходимо для реализации табл 1-5,Реализация этих таблиц с помощью шиФраторов 39 - 43 производит- . ся следующим образом, Пусть, например, необходимо скоммутировать выментов И 33 пятой группы и открьвает ихт.е. производится необходимоесоединение согласно входных операндов А и В согласно табл.5. Сигнал5 и исо входа 25 поступает на входыдвенадцатого элемента И 21, тринадцатого элемента И...

Номер патента: 1578708

Опубликовано: 15.07.1990

Авторы: Белан, Ищенко, Кожемяко, Лысенко, Мартынюк

МПК: G06F 7/38

Метки: арифметическое

...случае появление единичного сигнала на выходе элемента И 35 первой разрядной ячейки 32 совпадает с блокировкой, которая через элемент 2 И-ИЛИ 40 запрещает срабатывание элементов И 35 всех следующих разрядных ячеек 32-32 х, Таким образом,55 считывание в каждом такте работы устройства выполняется только из одного соответствующего первого сумматора 2 блока 1. Одновременно с этим во вто-рой разрядной ячейке 32 отсутствуетединичный сигнал как на выходе элемента И 35, вызывающий считывание извторого сумматора 2 блока 1, так.ина выходе элемента И 36, вызывающийсуммирование содержимого второгосумматора 2 блока 1 с содержимым регистра 3, поскольку необходимое кратноев данном втором сумматоре 2 к этомумоменту сформировано,Блокировка сигнала на...

Номер патента: 1628063

Опубликовано: 15.02.1991

Авторы: Андронников, Библиев, Кудзин

МПК: G06F 7/62

Метки: арифметическое, счетное

...блокауправления (18), По следующему фронту Т в триггер 11 по информационному входу записывается сигнал снизким уровнем, что приводит к установке триггера 1 и второго выходаблока управления также н состояниес низким уровнем (19). Если же натакт учета переносов Т, имеется перенос из предыдущей декады (29), тоон прибавляется к содержимому (1-1)- го двоично-десятичного счетчика,При этом счетчик обнуляется, его выход переноса принимает значение свысоким уровнем, Сбрасывается всостояние с низким уровнем первыйвыход (д)-го блока управления пофронту сигнала ТИ, сигнал же переполнения Р 1 О,на нтором выходе блока управления и этом случае не возникает, Возникающее перепопненис(1-1)-го двоично-десятичного счетчика в этом случае на такт Т...

Номер патента: 1631555

Опубликовано: 28.02.1991

Авторы: Бочков, Гаджала, Козлюк, Сохнич

МПК: G06F 15/332

Метки: арифметическое, быстрого, преобразования, процессора, фурье

...32-35 устройства поступают выходные операнды с выходов соответственно сумматора 30 умножителя 11, сумматора 4 и умножи" теля 12 через вход коммутатора 17.Кроме того на входах регистров 18-21по аналогии с описанным формируютсяпромежуточные операнды для данных,поступивших на входы 23-28 устройст 5ва на втором такте.По приходу третьего тактовогоимпульса на вход 31 устройства навыходы 32-35 устройства передаютсярезультаты выполнения базовой операции по фиг.З, в первый - четвертыйрегистры 18-21 записываются промежуточные результаты, а на входы 23-29подаются очередные значения входныхоперандов для базовой операции пофиг.З.Таким образом, выполнение необходимого числа указанных базовыхопераций производится по описаннойсхеме,20На последнем...

Номер патента: 1631556

Опубликовано: 28.02.1991

Авторы: Бочков, Козлюк, Сохнич

МПК: G06F 15/332

Метки: арифметическое, быстрого, преобразования, процессора, фурье

...операнда на множитель а в соответствии со структурой базовой операции фиг.З. Таким образом, к концу второго такта работы устройства на выходах сумматора 13 и вычитателя 15 формируются соответственно мнимая и вещественная части результата выполнения базовой операции фиг,З, которые поступают на выходы 34 и 35 устройства, а на входы регистров 19 - 22 подаются промежуточные результаты выполнения базовой операции,По положительному перепаду очередного тактового импульса на входы 24,25,27 и 28 устройства поступают новые значения исходных операндов базовой операции фиг.З, в регистры 19 - 22 заносятся промежуточные результаты базовой операции, а с выходов 34 и 35 устройства считываются резул ьтаты вычислений.30 По приходу последующих тактовых...

Номер патента: 1633400

Опубликовано: 07.03.1991

Авторы: Гладченко, Журавлев, Иванов, Ирхин, Краснобаев, Куцый, Фоменко

МПК: G06F 7/72

Метки: арифметическое, модулю

...КРС 36 сдвигается в 1 А - (щ - 1 Л -й-Г разряд, ца вход суммирующего с етчика 7 поступает 1 А - (г;- 1 ) импульсов, после чего его содержимое становится равно 1 д. Сигнал с выхода ц цРавно схемы 6 сравнения закрывает элемент 21 запретя, прекращая поступление импульсов ня вход второго суммирующего счетчика 7 и вход сдвига содержимого КРС 36, я также поступает ца второц вход блока элементов И 34. Индекс результата операции умно- .ения в унитарном коде, полученный на разрядах КРС 36, поступает на входы преобразователя 35, который преобразует индекс результата в результат умножения операндов Л и В. С его выхода результат модульной операции умножений поступает в выходной регистр 31. Если 1 д ( (щ; - 1), то в этом случае сигнал с выхода...

Номер патента: 1635172

Опубликовано: 15.03.1991

Авторы: Изосимов, Седов, Шиллер

МПК: G06F 7/38, G06F 7/50

Метки: арифметическое

...лхотта. узл,ч 3 формирования знака .,зт.т;:твеннто, ото";.элемента 18 И-НЕ соединен со вторымвходом элемента 19 РАВНОЗНАЧНОСТ 1выход которого подклочет. к выходула 3 формирования знака,Устройство работает следующим образом.Первый и второй операнды, представленные в прямом коде, поступают навходы 7 и 15, а их знаки - на входыВ и 9 соответственно. Схема 1 сравнения определяет какое из чисел меньшеи вырабатывает соответствующий сигналкоторый поступает на управляющий вхт,коммутатора 14 чисеп. Коммутатор 14чисел коммутирует первый и второйоперанды таким образом, что большийиз них поступает на входы второй группы узла 5 и входы второй группы узла6, а иеньаий - ва первые входы группы 4 сумматоров по модулю два. Сумматор 2 по модулю два...

Номер патента: 1645957

Опубликовано: 30.04.1991

Авторы: Домбровский, Дуда, Немиш, Узлова

МПК: G06F 11/00, G06F 7/50

Метки: арифметическое, контролируемое

...тактах одновременноФормула изобретенияКонтролируеюе арифметическое устройство, содержащее два регистра сднга, сумматор, регистр результата и блок сравнения, причем параллельные информационнае входы первого и второго регистров сдвига являются.соответственю входами первого и второго операндов контролируемого арифметического устройства, информационные выходы первого и второго регистров сдвига соединены соответственю с входами первого н второго операндов сумматора, выход сумаа которого соединен с информационнам входом регистра результата, наход которого соединен с пернам информационнам входом блока сравнения и является информационнам находом контролируемого арифметического устройства, наход несравнения блока сравнения является заходом...

Номер патента: 1647557

Опубликовано: 07.05.1991

Авторы: Елагин, Лупин, Малышева

МПК: G06F 7/38

Метки: арифметическое

...выхода матричного сдвигателя 179 вправо) соединен с первым информационным входом мультиплексора 190, выход 183 (разряды 1-10) - с вторым информационным входом мультиплексора 190, выход 184 (разряды 3-14) - с первыми входами элементов ИЛИ 188 группы, выход 185 (разряды 1-14) - с первым информационным входом мультиплексора 189, второй информационный вход мультиплексора 189 соединен с входом нулевого потенциала устройства, выход мультиплексора 189 соединен с первым информационным входом мультиплексора 192, выход мультиплексора 190 соединен с информационным входом регистра 187, выход которого соединен с вторыми входами элементов ИЛИ 188 группы, выходы с первого по десятый разрядов выхода регистра 187 сое;, динены с входами соответствующих...

Номер патента: 1649534

Опубликовано: 15.05.1991

Авторы: Ильин, Юсупов

МПК: G06F 7/38

Метки: арифметическое, разрядно-модульное

...выпол. нявтся аналогично действиям с числами в дополнительном коде, Старший разряд результата Формируется на элементе ИСКЛИЧИ)ЦЕЕ ИЛИ 36 модуля 2, посту 5 пает на вход 39 сдвигателя 34 и записывается и стяршиц разряд регистра 35.КонФигурацпя разрядно-модульного ариФметпческого устройства предусматривает возможность расширения разрядности обрабатываемых данных за счет объединения нескольких таких устройств. Прп этом устройства объединяются аналогично тому, как объединены модули 1 и 2 в каждом из них, Сигналы на входах 19 и 20 устанавливаются таким образом, что в устройстве, обрабатывающем младшие 2 п разрядов, коммутатор 5 пропускает на свой выход инФормацию с выхода 23 модуля 1, коммутатор- с выхода 24 модуля 2, в устройстве,...

Номер патента: 1656525

Опубликовано: 15.06.1991

Автор: Селезнев

МПК: G06F 7/49

Метки: арифметическое

...при суммировании процесс выравнивания порядков, который необходим для сложения разрядов одного веса, совмещен во времени с процессом поразрядйого ввода мантисс операндов. Это достигается задержкой в поступлении на первый информационный вход блока 25 двоичных кодов разрядов мантиссы, обладающей меньшим порядком, по отношению к гоступлению двоичных кодов разрядов другой мантиссы на второй информационный вход блока 25. Величина задержки равняется модулю разности порядков операндов, двоичный код которого формируется на первом информационномвыходе блока 9 и через коммутатор 12 устанавливается на управляющих входах коммутаторов 32 и ЗЗ. Если модуль разности порядков равен нулю (порядки равны), то двоичные коды разрядов мантиссы второго...

Номер патента: 1725216

Опубликовано: 07.04.1992

Автор: Волковыский

МПК: G06F 7/38

Метки: арифметическое, микропрограммным, управлением

...переносов 5 в качестве составной части адреса следующей МК, Адресуемые МК прибавляют или вычитают записанный в поле константы код коррекции к предварительному результату сложения десятичных чисел, Так, при обра ботке 4-разрядных десятичных чисел возможны 16 различных значений кода коррекции, записанных в МК с адресами А.ОООО, А.0001, , А.1110, А.1111, где А - старшая часть адреса, младшие биты кото рого задаются значениями переносов. Значения кодов коррекции для кода 8421 приведены в таблице,Рассмотрим пример сложения чисел 3458 и 4089, выполняемого в три микроко манды;1. Прибавление кода 6666к первому 25 слагаемо- му типлексор (М 1) 6 кода условия, четыре (в общем случае и/4) 4-разрядных двоичных арифметико-логических блока 8 - 11,...

Номер патента: 1748153

Опубликовано: 15.07.1992

Авторы: Аскерко, Ленкова, Летковская, Лиокумович, Маймескул, Реморова

МПК: G06F 7/52

Метки: арифметическое

...и с первыми информационными входами 1-х разрядов коммутатора входов байтно-тетрадного сдвигателя, выход которого соединен с информационным входом байтно-тетрадного сдвигателя, выход которого соединен с информационным входом регистра байтнотетрадного сдвигателя,.выход которого соединен с четвертым информационным входом первого регистра и первым информационным входом третьего регистра, второй, третий и четвертый информационные входы 1-го(1+4)го(1+2)го разрядов которых соединены с выходами 1-х разрядов регистра основного сумматора; йри этом четвертый информационный вход двух младших разрядов третьего регистра сбединен с выходом двух старших разрядов первого регистра, третий информационный вход четырех старших разрядов первого...

Номер патента: 1756881

Опубликовано: 23.08.1992

Авторы: Ирхин, Краснобаев, Милехин, Юмашев

МПК: G06F 7/49, G06F 7/72

Метки: арифметическое, модулю

...сигнал, если направление сдвига ветственно с входами аз я ов ир р д ервого правае(таккаксигналнавыходеэлементаприсутствует). тат сигнал поступа-входа четвертого блока 24 элементов И, вы- ИЛИ 29 присутствует). Э ходы четвертого 24 и пятого 25 блоков эле- ет на первый вход элемента И 17; а если ментов И соединены соответственно с сигнал отсутствует, то.открывается элементлем нтпервым и вторым входами второго блока 26 50 И 18, обеспечивая левое на з е ов ИЛИ, входы 27 и 28 задания сло- га. С выхода ш ф 23вое направление сдви, да шифратора через элемент Ичисло сдвигов в двоичном коде жения и вычитания устройства соединены, 24 и.ИЛИ 26 числ соответственно с первым и вторым входами поступает в при м 10. Семныи регистр 10. С входавходы открытых...

Номер патента: 1756902

Опубликовано: 23.08.1992

Авторы: Мельник, Яцимирский

МПК: G06F 15/332

Метки: арифметическое, быстрого, выполнения, преобразования, хартли-фурье

.... вторым информационными входами коммуний, -", .: таторэ, управляющий вход которого соединен с входом задания типа операцииФ о р м у л а и з о б р е т е н и я10 устройства, первый выход коммутатора соединен с первым входом пятоо сумматораАрифметицеское устройство для выпол- вычитателя, второй выход коммутаторанения быстрого преобразования Хартли- соединен с первым входом шестого сумма- Фурье, содержащее первый умножитель . тора-вычитателя,вторйевходыпятогоишекомплексных чисел и четыре сумматора-вц стого сумматоров-вычитателей" соединены читателя, причем первый й второй входы соответственно с вторыми выходами перво- первого умножителя комплексных чисел со- го и второго умножителей комплексных чиединены с первым и вторым входами опе- сел,...

Номер патента: 1775721

Опубликовано: 15.11.1992

Авторы: Ирхин, Квасов, Краснобаев, Кукушкин, Можаев, Приходько

МПК: G06F 7/49, G06F 7/72

Метки: арифметическое, модулю

...соединен с вторыми входами второй 18 группы элементов И и с выходом элемента 21 запрета устройства, вход 22 признака операции умножения устройства соединен со вторым входом третьего 16 блока элементов И, с первым входом третьего 23 элемента И и с управляющим входом элемента 21 запрета, информационный вход которого соединен с тов И, входы признаков операций сложения 25 и вычитания 26 устройства соединены соответственно с первым и вторым входами пятого 27 элемента ИЛИ, а также соединены соответственно с первыми входами первого 28 и второго 29 элементов И, вторые входы которых соединены с инверсным и прямым выходами сумматора 9 по модулю два, а выходы с первым и вторым входами третьего 30 элемента ИЛИ, выход которого соединен с вторым...

Номер патента: 1795473

Опубликовано: 15.02.1993

Авторы: Мельник, Яцимирский

МПК: G06F 15/332

Метки: арифметическое, быстрого, выполнения, преобразования, хартли-фурье

...которого соединен с первым выходом блока 18,5 первые и вторые выходы умножителей 21,22 соединены соответственно с выходами27, 28, 29, 30 устройства, входы 10, 11, 12, 13которого соединены соответственно стретьими и четвертыми входами умножите 10 лей 21, 22, управляющий вход коммутатора20 соединен с входом 9 устройства.Базовая операция алгоритмов БПХ и.БПФ по расщепленному основанию два-четыре с прореживанием по частоте описыва 15 ется следующей системой уравнений;а =а+е;Ь =Ь+1;д =д+Ь;с =с+д;г =(а - е)+(Ь - т); ц =(а - е) - (Ь - );гз=(д - Ь) - (с - д); сз =(д - Ь)+(с- д);е =гСч +(Уц 1+Угз)Яч; 1 =20 = г 1 Яч - (Усс+ УфСч,д = (У з+ Уя)Ср + цзЗр; Ь == (Угз + Уч)Яч - цэСчгде а, Ь, с, д, е, 1, д, Ь - входы устройства;а, Ь, с, д, е, Г, д, Ь -...

Номер патента: 1797108

Опубликовано: 23.02.1993

Автор: Волковыский

МПК: G06F 7/38

Метки: арифметическое, микропрограммным, управлением

...1 - 4, В устройство также входят регистр запоминания переносов РЗП 5 и двувходовой мультиплексор М б, разрядность которого равна числу блоков,Первые и вторые информационные входы блоков 1 - 4 и их выходы являются соответственно. первым и вторым информационными входами устройства ИВХ 1, ИВХ 2 и выходом устройства, Блоки могут выполнять двоичные операции над данными, поступающими с входов ИВХ 1, ИВХ 2 или записанными в их внутренней памяти. Выходы переносов С 2, СЗ, С 4 блоков 2, 3, 4 соединены соответственно со входами переносов блоков 1, 2, 3, Вход задания вида операции ВхЗВО соединен со входами задания операции двоичных операционных блоков группы, Адресный вход АВх и вход задания десятичной операции ВхЗДО соединены соответственно с...

Номер патента: 1797116

Опубликовано: 23.02.1993

Авторы: Авгуль, Захаров, Подрубный, Торбунов

МПК: G06F 7/72

Метки: арифметическое, модулю, три

...сложения по модулю три:В - 2Ь 1+ Ь 2 = (Х+У)гпооЗ;на выходах 30 и 31 - соответственно разряды с 1 и с 2 результата операции вычитания по модулю три;С =2 с 1+ с 2 = (Х-У)гподЗРабота устройства поясняется приводимой таблицей,Таким образом, арифметическое устройство выполняет одновременно операции сложения, вычитания и умножения по модулю три над двухразрядными двоичными операндами.Формула. изобретения Арифметическое устройство по модулютри, содеожащее первый и второй элементы И, первый и второй элементы И-НЕ, первый 5 и второй элементы НЕРАВНОЗНАЧНОСТЬ,первый элемент РАВНОЗНАЧНОСТЬ, с первого по четвертый входы устройства, и ричем первый вход первого элемента И-Н Е соединен с первым входом устройства, тре тий вход которого соединен с...

Номер патента: 1809437

Опубликовано: 15.04.1993

Авторы: Ирхин, Квасов, Краснобаев, Приходько, Экста

МПК: G06F 7/49, G06F 7/72

Метки: арифметическое, модулю

...то сигнал с выхода ИЛИ-НЕ 24 закрывает элемент 5 запрета, запрещая прохождение импульсов на сдвиг двоичных разрядов КСР 8 и одновременно этот сигнал поступает на второй вход седьмого 28 элемента И, с выхода которого сигнал поступает на второй вход второго 9 блока элементов И, обеспечивая прохождение результата операции модульного сложения, полученного в унитарном коде через третий 20 блок элементов ИЛИ на вход преобразователя 10 унитарного кода в модульный. С выхода преобразователя 10 унитарного кора в модулярный результат операции в двоичном коде поступает на 11 устройство. 2) режим модульного вычитания. Работа устройства при выполнении операции модульного вычитания (А - В)вонищ отличается от модульного сложения только тем, что...