Патенты с меткой «арифметическое»

Номер патента: 746507

Опубликовано: 05.07.1980

Авторы: Кравец, Михеев, Тархов

МПК: G06F 7/38

Метки: арифметическое

...в единицу старший разряд регистра 6. На выходе матрицы 5 умножения формируется произведение числа, записанного в регистре 7 (делителя), на образовавшеесячисло в регистре б, которое подаетсяна одни входы схемы. сравнения 4, анадругие входы подано делимое, запи,санное в регистр 3. 2 ОВ результате сравнения возможнодва случая, - когда произведение мень"ше или равно делимому, тогда на выхо;де схемы 4 сравнения будет ноль, элементы 9 И закрыты, и второй импульсгенератора переведет распределитель10 тактов во второй такт, а черезэлемент 8 И установит следующий застаршим разрядом триггер регистра бв единицу. Ециница, ранее записаннаяв старший разряд, сохраняется; и когда произведение больше числа, записанного в регистре 3, тогда на выходе схемы...

Номер патента: 746508

Опубликовано: 05.07.1980

Авторы: Васильев, Иванова

МПК: G06F 7/38

Метки: арифметическое

...соединяется с входом устоойства 8 и на оба эти входа подается управляющйй оператор, получаеьвй на выходе устройства 11 и анализируежй в блоке управления. На вход 7 устройства подается иэ устройства: управления сигнал запрета только на втором шаге вычисления.В исходном состоянии множимое Асодержится в сдвиговом регистре 15,множитель В . - в сдвиговом регистре 17,а сдвиговый регистр 16 находится Внулевом состоянии. В процессе вычисления в сдвиговом регистре 16 происходит накопление сдвинутых множимыхи в конце вычисления содержится окончательный результат,При пбдаче на вход 5 сигнала Запрет, на второй вход сумматора-вычи-тателя 18 с выхода элемента И 19 поступает сигнал, равный нулю. Благодаря этому множимое Л, поданное на вход2, в...

Номер патента: 750483

Опубликовано: 23.07.1980

Авторы: Духнич, Митраков

МПК: G06F 7/38

Метки: арифметическое

...входы55 регистров 1 и 2 с выходами сумматоров-вычитателей 1214 так, чтобызначения сумм (разностей) (и-+2)младшик разрядов координат и угла за30 35 40 45 50 55 5 75писывались в (о - 1+2) младших разря-дов сдвигающих регистров.Значение ; с выхода сдвигающегорегистра 1 подается на второй вход сумматора-вычитателя 12, где в соответствии с )- вычитается (суммируется) с2Ц, поступающим с выхода коммутирующего блока 6, Значение (П-+2)младших разрядов Х 1+4, полученное навыходе сумматора-вычитателя 12, записывается через коммутирующий блок 4в (о+2) младших разрядов сдвигающего регистра 1,Аналогичным образом производитсязапись младших разрядов У+4 и 6;.+4через коммутирующие блоки 5 и 8 в(Г 1 -+2) младших разрядов, сдвигающих регистров 2...

Номер патента: 752333

Опубликовано: 30.07.1980

Авторы: Нестеров, Сучков, Ямшанов

МПК: G06F 7/38

Метки: арифметическое, контролем

...соединен с выходом регистра 7 второго операнда, выход узла 2 свертки соединен со второй схемой 14 сравнения.Входные шины 15-21 служат для приема управляющих сигналов, Выходные шины 22-25 служат для выдачи результатов операции и правильности ее выполнения.Устройство работает следующим образом.Перед выполнением операции одиниз операндов считывается на регистр1 из ЗУ, другой, являющийся результатом предыдущей операции, находится на регистре 7, Выполнение операции начинается подачей ( в зависимости от типа операции) управляющихсигналов на входные шины 16 или 17и 19, в результате чего первый операнд через коммутатор 3 в прямомили инверсном виде подается на первый вход первого 4 и второго 5 сумматоров,Одновременно второй операндиэ регистра 7...

Номер патента: 763892

Опубликовано: 15.09.1980

Авторы: Захаренко, Левитин, Мельниченко

МПК: G06F 7/38

Метки: арифметическое

...с тремя входами формирователяадреса, выход формирователя адреса соединен с адресным входом блока местной памяти, введен анализатор равенства адресов, первый и второй информационные входы которого соединены с выходами регистров адресапервого и второго операндов соответстненно, первый управляющий входанализатора соединен со вторым ныходом регистра кода операции, второй управляющий вход анализатора соединен с третьим выходом регистра кода операции, первый выход соединен с управляющим входом сдвигателя, авторой выход - с управляющим входомрегистра результата. Схема устрОйства приведена на фиг, 1, схема анализатора равенства адресов - на фиг. 2. Устройство содержит: блок 1 местной памяти (МП), включающий в себя регистры общего назначения...

Номер патента: 763894

Опубликовано: 15.09.1980

Автор: Чуватин

МПК: G06F 7/38

Метки: арифметическое

...переносов очередного частичного произведения.После и-кратного повторения итераций в регистре 3 и в регистре 4 оказывается результат - вычисленное значение произведения, представленное в двухрядном коде, при этом.в регистре 3 оказывается код поразрядных сумм произведения, а в регистре 4 оказывается код переносов произведения.Преобразование произведения из двухрядного кода в обыкновенный однорядный двоичный код выполняется дополнительной итерациейКод переносов произведения из регистра 20 4 поступает на входы регистра 1 и не поступает на третьи входы сумматора 5. В сумматоре 5 замыкаются разделенные цепи суммы и переноса, т.е. сумматор 5 на дополнительной 25 итерации работает по схеме сумматора с последовательным (сквоэным) переносом. Код...

Номер патента: 773619

Опубликовано: 23.10.1980

Авторы: Дудыкевич, Максимович

МПК: G06F 7/38

Метки: арифметическое

...переносятся в счетчик 1 аналогичным образом, при этом в нем образуется сумма слагаемыХ. При н. в :.бходимости выполнения операций вычитанияреверсивный счетчик 1 открыт по вычитающей шине управления,В режиме выполнения операций умножения и деления ключи 17 или 22,в зависимости от варианта выполнения блоков 9 и 10, открыты, ключ 13закрыт, а ключ 14 открыт.При необходимости выполнения операции умножения реверсивный счетчик,1 открыт по вычитающей шине управления и в исходном состоянии в немустанавливается число У. В счетчике2 устанавливается число Х, а в регистре 3 - число й - коэффициентпересчета счетчиков 1 и 2,При поступлении на вход триггера11 команды фСтартф, открываетсяэлемент 16 запрета и импульсы с выхода тактового генератора 15,...

Номер патента: 773623

Опубликовано: 23.10.1980

Авторы: Куцоконь, Подымов

МПК: G06F 7/56

Метки: арифметическое, оптоэлектронное

...логических элементов И, причем сигнальные входы блока элементов И являютсясоответствующими разрядными входамипервого операнда, управляющие входысоединены с выходами кольцевого счет-чика, а выходы блока элементов И соединены со входами строк матрицыоптоэлектронных логических элементов И, .входы столбцов которой являются соответствующими разряднымивходами второго операнда.15На чертеже представлена блок-схе.ма оптоэлектронного арифметического устройства.Оптоэлектронное арифметическоеустройство содержит матрицу 1 оптоэлектронных логических элементовИ, блок 2 элементов И, кольцевойсчетчик 3, светопроводы 4, фотоусилители 5, сумматор 6 параллельногодействия. 25Устройство работает следующимобразом,Второй операнд В подается навходы...

Номер патента: 780004

Опубликовано: 15.11.1980

Автор: Титов

МПК: G06F 7/38

Метки: арифметическое

...дешифратора, вы ходы"группы элементов И подключенык входу блока памяти, выход третьего сумматора-вычитателя соединен с третьим выходом устройства.На чертеже представлена структурная схема предлагаемого арифметического устройства, содержащего первый вход устройства 1, первый регистр 2, первый сумматор-вычитатель 3 первый выход устройства 4, второй вход устройства 5, второй регистр б, второй сумматор-нычитатель 7, второй выход устройства 8, третий вход устройства 9, блок 10 памяти, третий сумматор-вычитатель 11, дешифратор 12, первый и второй сдвигатели 13 и 14, группу схем И 15, четвертый вход устройства 1 б, элемент НЕ 17, третий выход устройства 18.В устройстве для реализации множительно-делительной .операции используется следующий...

Номер патента: 781808

Опубликовано: 23.11.1980

Авторы: Власова, Каташков

МПК: G06F 7/38

Метки: арифметическое

...рав. на 1, Число операции на сумматоре-вычитателе 3 фиксируется на счетном регистре 7 и определя. ет период разложения обратной величины числа (ПРОВ) . Когда процесс разложения обратной величи.ны числа заканчивается, содержимое счетногорегистра 7 через переключатель 14 переписыва.ется в буферный регистр 8, Таким образом в буферном регистре 8 запоминается период разложения обратной величины первого числа.В таком же порядке происходит определение периода разложения обратной величины второгочисла. Результат остается в счетном регистре 7,В режиме определения периода разложениянаименьшего общего кратного двух чиселпроисходит сравнение содержимого буферногорегистра 8 и счетного регистра 7. Если периодыразложения обратных величин чисел...

Номер патента: 792250

Опубликовано: 30.12.1980

Авторы: Гроль, Романкевич, Руккас

МПК: G06F 11/22

Метки: арифметическое, контролируемое

...ихарифметической суммы и кода поразрядного логического произведенияэтих же операндов. Отсюда следует,что каждый рабочий цикл пограммирования двух операндов происходит за дватакта.С л о ж е н и е. Операнды по шинам 5 и 6 записываются в регистры1 и 2. На выходе блока 7 формируется поразрядная логическая Чуммавходных кодов, которая записываетсяв блок 9. На выходе блока 8 формируется инверсия поразрядного логического произведения операндов, нов регистр 1 она не записывается. Свыхода сумматора 4 сумма операндовзаносится в регистр 3. После занесения информации в регистр 3 и блок9 осуществляется второй такт рабо.чего цикла,В ы ч и т а н и е. В этом такте врегистр 1 заносится инверсия поразрядного логического произведения операндов. Для этого...

Номер патента: 796844

Опубликовано: 15.01.1981

Авторы: Духнич, Кочкин, Митраков, Орлов

МПК: G06F 7/38

Метки: арифметическое

...14, четвертый, пятый, шестой, седьмой сумматоры-вычитатели 15,16,17 и 18, третий и четвертый коммутирующие блоки 19 и 20, четвертый и пятый входы устройства 21 и 22.При решении соотношений (2)и(3) и 1=1 работу устройства можнр описать алгоритмомветствующий оператору (, а на сумматоры-вычитатели 7 и 8 - по входу9 потенциал , соответствующий произведениюц. В соответствии с нимисумматоры-вычитатели настраиваютсяна выполнение итерации по алгоритму7). Потенциал, соответствующий и поступающий из устройства управления по входу 22, также поступает на управляющий вход сумматора-вычитателя13 и настраивает его. При сдвиге ин,формации Х с выхода регистра 1 поступает на сумматор-вычитатель 16 вкотором в соответствии сц, суммируется...

Номер патента: 798821

Опубликовано: 23.01.1981

Автор: Чуватин

МПК: G06F 7/38

Метки: арифметическое

...на предыдущей итерацйи, во втором суммато"ре 9 происходит операция сложения(вычнтания) поступивших в него величин х и У 2 - , т.е. на выходахвторого сумматора 9 образуется вели;чина х = х,+Ч, 2 " . В концепервого такта величина у передч+4ется из первого сумматора 8 на пятыйрегистр 5,.а величина Ч, передается иэ пятого регистра 5 в первый регистр 1. Одновременно величина х +передается из второго сумматора 9 втретий регистр 3, а величина х 4+передается из третьего регистра 3 во.второй регистр 2.По окончании второго такта с выхода знакового разряда первого регистра 1 снимается значение функции,показывающей направление вращениявекторов= в 1 дп(-Ч+,), котороеиспользуется при выполнении следующей (1+1)-ой итерации.После и-кратного...

Номер патента: 798822

Опубликовано: 23.01.1981

Авторы: Астров, Лейтан, Рогинская

МПК: G06F 7/38

Метки: арифметическое

...сум" матора, выход которого соединен со входом первой тетрады регистра результата, выход которой соединен со входом блока коррекции, выход которого подключен ко входу второй тет рады регистра результатаНа чертеже представлена блок-схема устройства.Устройство содержит регисТр результата, состоящий из п-тетрад регист ра 1 и первой тетрады регистра 2, ,сумматора 3 блока 4 коррекции, элемента И 5.Арифметическое устройство работает следующим образом.Хранение информации в старшей тетраде 2 и остальных тетрадах регистра 1 в режиме отсутствия арифметической операции происходит путем циркуляции информации с выхода регистРа 1 через 45 элемент И 5 на вход сумматора 3 при наличии признака на входе б. На второй вход сумматора по входу 7 в этом...

Номер патента: 798823

Опубликовано: 23.01.1981

Авторы: Байков, Смолов, Чуватин

МПК: G06F 7/38

Метки: арифметическое

...четвертйе входы сумматора 5, В заЗ 5 висимости от значения величины ,полученной на предыдущей итераций, всумматоре 5 происходит операция сложения (вычитания), поступивших в неговеличин у и х 2 ", т.е. на выходахсумматора 5 образуется величина у+==у+ 2-"Х. В конце первого тактавеличийа упередается из сумматора 5 в пятйй регистр 7, одновременновеличина у передается из пятого регистра 7 в третий регистр 3, а величи 45 на Ч из третьего регистра 3 передается в первый регистр 1.Во втором такте величина х извторого регистра 2 поступает йа вторые входы сумматора 5. Величина у,50 из первого регистра 1 поступает напервые входы блока б сдвига, где сдвигается на 1-разрядов вправо, т.е.на выходах блока б сдвига образуетсявеличина у; 2 " , которая...

Номер патента: 798824

Опубликовано: 23.01.1981

Автор: Чуватин

МПК: G06F 7/38

Метки: арифметическое

...ко входу блока сдвига, первый, второй и третий входысумматора подключены, соответственно,к выходам второпо регистра, блока Ясдвига и третьего регистра. Выходсумматора подключен ко входампервогр и третьего регистров, соответственно, вторые входы первого, второгои третьего регистров и управляющий увход сумматора соединены с первым,вторым, третьим и четвертым входамиустройства, соответственно, а выхбдыпервого, второго и третьего регистров соединены, соответственно, сперным, вторым и третьим выходами ф 0устройства, дополнительно выход сумматора подключен к .третьему входувторого регистра.На чертеже показана блок-схемаарифметического устройства. 65 Арифметическое устройство содержит первый 1,второй 2 и третий 3 регистры, соответственно, блок...

Номер патента: 798825

Опубликовано: 23.01.1981

Авторы: Мельник, Черкасский

МПК: G06F 7/38

Метки: арифметическое

...10 с дополнительнымиразрядами 11, триггер 12, выход 13которого соединен со входом и-го разряда регистра 5, регистр 14, управт 25 ляющие шины 15, 16 и 17, блок анализа 18, коммутатор 19.Первые входы элементов И 1, 2 янляются входами 20 устройства, вторыевходы соединены с управляющими шинами 17 и 16 умножения и делания, соответственно. Выходы элементов И 1,2 (причем выход элемента И 2 - инверсный) объединены элементом ИЛИ 3. Выходы логических блоков (которыми являются выходы элементов ИЛИ 3) соеЗ 5 динены с соответствующими входамирегистра 4 первой ячейки, кроме первого входа регистра 4, соединенногос выходом логического блока черезкоммутатор 19.4 О Первая группа входов элементаИ-ИЛИ 8 коммутатора б соединена суправляющей шиной...

Номер патента: 809169

Опубликовано: 28.02.1981

Авторы: Гелькина, Захаренко, Левитин, Харитонов

МПК: G06F 7/38

Метки: арифметическое

...мантиссы ЕМЗ анализируется на значимость схемой 6. Шиф ратор 7 выставляет код денормализации Е МЗ в пределах слова, т. е. внутри Е МЗ (число старших нулевых 16-ричных цифр). Шифратор 10 представляет собой два триггера, на которые переписывается значение счетчика 2 операндов. Так, при сложении третьих слов мантисс на шифратор 10 переписывается значение счетчика операндов 2, равное 10.Таким образом, шифратор О определяет величину денормализации третьего слова промежуточной мантиссы Е МЗ в пределах операнда в предположении, что два старших слова промежуточной мантиссы Е М 2 и ХМ равны нулю. Если в процессе формирования суммы или ее преобразования окажется, что второе и первое слово промежуточной мантиссы результата равны нулю, то...

Номер патента: 826344

Опубликовано: 30.04.1981

Авторы: Денисов, Духнич, Митраков

МПК: G06F 7/548

Метки: арифметическое

...для выработки по номеру первых восьми итераций последовательности восьми значений (см. таблицу), соответствующих углу 49 53 О 000 001 010 01 ОО 110 При подаче на вход дешифратора ко-да номера первой итерации на выходе .первой схемы И появляется сигнал ь"соответствующий = +1, при подачена вход дешифратора кода второй ите 3 8соединены со вторыми входами соответственно второго и первого сумматороввычитателей, выходы первого и второго сумматоров-вычитателей соединенысоответственно со вторыми входамистарших разрядов первого и второгорегистров, первый и второй выходыустройства соединены с выходами соответственно первого и второго сумматоров-вычитателей, дополнительновведен дешифратор, причем вход дешифратора соединен с управляющим входом...

Номер патента: 842794

Опубликовано: 30.06.1981

Авторы: Власов, Мотиенко, Паскевич

МПК: G06F 7/50

Метки: арифметическое

...и множителя осуществляется за два Временных такта. По первому такту код основного регистрамножителя (Тг 1) пересылается со сдвигом на один разряд второго во вспомогательный регистр мкожителя (Тг 2).20 Для выполкекия этой ЭО на ШУ 30 подается исполнительный импульс, ПОвторому такту код числа, хранящийсяв триггерах вспомогательного регистра множителя (Тг 2), пересылается 25 в основной триггерный регистр множителя (Тг 1), Для выполкения з гопЭО на ШУ 28 подается исполнительныйимпульс,Сдвиг кода в регистре сумматораосуществляется аналогичным образом.Отличие состоит только В том, чтопересылка кода во вспомогательныйрегистр выполняется без сдвига, апересылка кода иэ Вспомогательно-Орегистра в ос .Овной Выполняетсясдвигом кода ка один разряд...

Номер патента: 849206

Опубликовано: 23.07.1981

Авторы: Мельник, Черкасский

МПК: G06F 7/38

Метки: арифметическое

...сигнала, служащего для сдвига мантиссы на разряд вправо и увеличения порядка на единицу при выполнении операции извлечения квадратногО я корня в случае нечетного порядка олеранда, Элемент 35 ИЛИ формирует сигнал для сдвига мантиссы на разрядвправо на регистре 33 и увеличенияпорядка на единицу иа сумматоре 36.Блок 3 обработки порядков содержитпервый регистр 39, коммутатор 40,регистр 41, сумматор 42, узел 43анализа переполнения, узел 44 сдвига на один разряд вправо при выполнении операции извлечения корня ипреобразователь 45 прямого кода в обратный. Блок 4 нормализации содержитумматор 46, служащий для вычитанияз порядка числа единицы при нормализации, регистр 47, сдвиговый регистр 48 для сдвига влево при нормализации мантисс результатов и...

Номер патента: 857992

Опубликовано: 23.08.1981

Автор: Червяков

МПК: G06F 7/72

Метки: арифметическое, классов, остаточных, системе

...4 Р,значенйя порядкапо основанию Р где П р и м е р 1. В естественной форме число представлено в виде 0,101101. После введения масштаба это число будет записано в виде 1 О 11 О 1.1 О .П р и м е р 2. В нормальной форме число представлено в виде 0,100101.10, После введения масштаба это число будет записано в видеМантисса числа и порядок представлены в СОК. Для представления мантиссы используется система оснований СОК Р,Р, ,.,Ри, которая определяется диапазоном представленйых в ЦВМ чисел. Для представления порядка отводится одно основание Р . При этом должно выполняться неравенство Р А ъ , , где их - диапазон порядка, представленного в позиционной системе счисления.Знак порядка целесообразно ввести в явном виде, тогда К чисел, которые...

Номер патента: 860065

Опубликовано: 30.08.1981

Авторы: Ачкасов, Губанов, Крыкин, Лунев, Уханов

МПК: G06F 7/52

Метки: арифметическое

...(1-ый разряд регистра 1 к (21-1)-му разряду ряда сумматоров 9), то на вторые входы ряда.сумматоров 9 подается число равное Ь, ЧерезЯ эти же группы элементов на вторые входы ряда сумматоров 9 с регистра б, в котором хранится квадрат результата (1-1)-го шага, поступает число аа о = 0. На первые входы ряда2сумматоров 9 через открытые ключи, управляемые сигналом шины 16 через элемент ИЛИ 15, со входов матрицы поступает результат произведения 2 аЬ2 ао ЬО, который формируется на регистре 3. На ряде сумматоров 10 производится сравнение квадй рата результата первого шага а а+ + 2 ао Ь + Ь = Ьс подкоренным вылражейием А, хранящимся в регистре 5, В конце первого такта при наличии переноса со = "1" ряда сумматоров 10а а( при а, А ) значение ас...

Номер патента: 875387

Опубликовано: 23.10.1981

Автор: Коваль

МПК: G06F 17/14

Метки: арифметическое, базовой, быстрого, операции, преобразования, фурье

...в моди.фицированном дополнительном коде, т.е, знакчисла записан в двух старших разрядах. Множители С и 8 представлены в дополнительномкоде и в каждом из них имеется еще одинслужебный разряд, расположенный левее знакового бита.Наличие единицы в служебном разряде гово.рит о том, что в операции (1) будет участво.вать число А, в противном случае выполняетсяоперация (2). Все числа, участвующие в опера.ции (1), по модулю меньше единицы и представлены в кодах с фиксированной запятойпосле знака. 15 го 25 50 35 40 4Перед началом вычислений производится одновременная загрузка операндов в регистры 1, 2, 7 и 8, и на управляющие входы устройства 10 и 11 поступают логические нули,Разряды множимых В и 0 иэ регистров 2 и 8, логически умноженные...

Номер патента: 881745

Опубликовано: 15.11.1981

Авторы: Василенко, Григорьев

МПК: G06F 7/72

Метки: арифметическое, классов, остаточных, системе

...ИЛИ, узел задержки, вход которого соединен с выходом первого элемента ИЛИ, первый вход которого является первым входом блока и соединен с первыми входами первого и четвертого элементов И, первый вход второго элемента ИЛИ соединен с первым входом второго элемента И и является вторым входом блока, второй вход второго элемента ИЛИ соединен с первым входом третьего элемента И и третьим входом первого элемента ИЛИ и является третьим входом блока, вторые входы первого, второго и третьего элементов И объединены и подключены к первому выходу узла задержки, выходы первого, второ. го элементов И и третьего элемента ИЛИ являются соответственно пятым, шестым и седьмым выходами блока, выход третьего элемента И соединен с первым входом третьего...

Номер патента: 881987

Опубликовано: 15.11.1981

Авторы: Диденко, Ицкович

МПК: H03H 17/04

Метки: автоматической, арифметическое, регулировкой, усиления, фильтрации, цифровой

...знака, выход которого подключен кпервому входу коммутатора знака выход которого подключен ко входу знаковой части сумматора, выход умножителя соединен со вторым входом выходного коммутатора и входом блока фиксации переполнения при умножении, вы 55ход которого подключен к третьему входу выходного коммутатора, выход которого является выходом устройства иподключен к первому входу умножителя,входам элементов НЕ группы и второмувходу коммутатора знака, третий входкоторого соединен с выходами элементов НЕ группы, причем четвертый входвыходного коммутатора является первым входом устройства, второй входумножителя является вторым входом устройства, третий вход блока фиксациипереполнения при суммировании является управляющим входом устройства,А...

Номер патента: 885993

Опубликовано: 30.11.1981

Авторы: Грибков, Илюшечкин, Кошелев, Степукова

МПК: G06F 7/38

Метки: арифметическое

...4, двг чего поуправляющим шинам 19 или 17 подаютсясоответствующие номера регистров, либо свыходов блока 1 или умножителя 2, илинормализатора 3, или со входа 13 устройства.Одновременно по управляющей шине 16.зз подается код операции, например операции суммирования.Через такт работы устройства на выходеблока 1 устанавливается значение суммы. Этот93 1 Осылается в регистр 7 и нормализуется в норма.лизаторе 3, после чего помещается в регистры6 н 7 и в одну из групп 4 или 5. Помещениев регистр 6 нормализованного дешпеля обеспечивает на входах блока 11 соответствующие раз.ряды делителя, После этого начинается этапполучения обратной величины от делителя,На первом и нулевом тактах работы устройства по реализации получении обратной функции во...

Номер патента: 680477

Опубликовано: 07.01.1982

Авторы: Веригина, Храмцов

МПК: G06F 7/50

Метки: арифметическое

...операндов 1, 2 в момент времени Т Далее происходит выборка операндов по байтам из первого и второго регистра с последовательно возрастающими или убывающими адресами 50 байтов в соответствии с сигналом управления и состоянием счетчиков адреса байтов 9 и 10 при выполнении десятичных арифметических и логических операций. Выбранные байты с учетом корректирующего 55 кода 106 к обеим тетрадам байта второго операнда подаются на входы сумматора 5 (оба байта подаются в прямом коде для сложения и байт второго операнда подается в обратном коде с единицей в младший 60 разряд для вычитания) и суммируются, Полученная сумма корректируется путем прибавления кода 10 б к каждой тетраде в случае отсутствия переноса из данкой тетрады и окончательная...

Номер патента: 687982

Опубликовано: 07.01.1982

Авторы: Веригина, Слюсарев, Фролова, Храмцов, Шульгин

МПК: G06F 7/50

Метки: арифметическое

...произведения подается на вход сдвигателя 12, где производятся необходимые для остаточной нормализации резуль. тата сдвиги. Нормализованная младшая часть мантиссы результата заносится в регистр 3, В старший байт регистра 3 заносится характеристика младшей части ре. зультата. Затем производится запись младшей части результата в местную память. В предлагаемом АУ предусмотрена возможность выполнения умножения без блока ускоренного умножения с использованием основного сумматора 9. Умножение осуществляется младшими разрядами вперед одновременно на три разряда без анализа четвертого с предварительным формированием утроенного множимого, которое хранится в регистре 3.В АУ применяется метод деления без восстановления остатка с анализом четы. рех...

Номер патента: 903868

Опубликовано: 07.02.1982

Автор: Рейхенберг

МПК: G06F 7/544

Метки: арифметическое

...также содинен с одним из входов элементовЛИ 58 и 62 и входом сброса тригге ра 64, Выходы 73-79 блока управления 19 соединены соответственно с управляющими входами регистров 8- 10, 13- 16, Выходы 80-82 блока управления 19 соединены соответственно с уп- З 0 равляющими входами регистров 11- 12 и 17. Выход 83 с триггера 63 может быть соединен с регистрами 11- 12 и 17 ( на фиг. 1 эта связь не приведена, поскольку при других вариантах35 выполнения регистров 11-12 и 17 в этой связи нет необходимости). Выход 84 с выхода дещифратора 67 ( дляУ У сигнала тактового импульса конца, итерации) подается на вход 46 блока анализа 18 (на фиг, 1 эта связь не приведена, поскольку при ином варианте выполнения блока анализа 18 импульс конца итерации...